半导体结构的制造方法、半导体结构及CMOS电路技术

技术编号：43792923 阅读：3 留言：0更新日期：2024-12-24 16:24

本申请实施例提供了一种半导体结构的制造方法、半导体结构及CMOS电路，所述半导体结构的制造方法包括：提供半导体基底；其中，半导体基底包括半导体衬底和覆盖半导体衬底的缓冲层和应力层；半导体衬底包括NMOS区域和PMOS区域；PMOS区域表面形成有PMOS栅极结构；覆盖PMOS栅极结构侧面的缓冲层与覆盖半导体衬底表面的缓冲层形成有邻接区域；去除半导体基底中覆盖PMOS区域的部分应力层，在缓冲层的邻接区域远离半导体衬底的表面形成应力层残留部；在PMOS区域执行离子注入工艺；其中，执行离子注入工艺的区域包括应力层残留部，以使应力层残留部被刻蚀的刻蚀速率增大；刻蚀去除应力层残留部。通过本申请实施例，提升了CMOS电路整体的电学性能。

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【技术实现步骤摘要】

本申请中实施例涉及半导体制造，具体涉及一种半导体结构的制造方法、半导体结构及cmos电路。

技术介绍

1、在工艺制程节点在90nm及以下的芯片的制造过程中，通常利用应力记忆技术（stress memorization technique，smt）改善晶体管的电学性能。具体的，smt工艺可以在源极/漏极离子注入工艺完成后进行，通过在mosfet的沟道区域诱发应力来提高载流子的迁移率，从而加快mosfet的响应速度。

2、在现有的smt工艺中，在mosfet的沟道区域诱发应力主要通过以下方式实现：在完成源极/漏极离子注入后形成的n沟道型金属氧化物半导体（negative channel metaloxide semiconductor，nmos）晶体管和p沟道型金属氧化物半导体（positive channelmetal oxide semiconductor，pmos）晶体管上沉积应力层，再进行高温退火，从而经由应力层将应力传递至mosfet的沟道区域。但对pmos晶体管而言，诱发应力于沟道区域会导致载流子迁移率降低，进而导致pmos响应速度降低。因此，为减少对pmos晶体管电学性能的负面影响，需要在进行高温退火工艺前去除覆盖pmos晶体管的应力层。

3、目前，去除覆盖pmos晶体管的应力层主要采用光刻与干法刻蚀工艺。然而，在利用干法刻蚀去除应力层的过程中，存在过刻蚀或刻蚀不足的情况，难以控制应力层的去除程度，从而影响了nmos晶体管或pmos晶体管的电学性能，导致互补型金属氧化物半导体（com-pleme

技术实现思路

1、有鉴于此，本申请的多个实施例提供了一种半导体结构的制造方法、半导体结构及cmos电路，以提升cmos电路整体的电学性能。

2、在一个方面，本申请的一个实施例提供一种半导体结构的制造方法，所述方法包括：提供半导体基底；其中，所述半导体基底包括半导体衬底和覆盖所述半导体衬底的缓冲层和应力层；所述半导体衬底包括nmos区域和pmos区域；所述pmos区域表面形成有凸出所述半导体衬底表面的pmos栅极结构；覆盖所述pmos栅极结构侧面的缓冲层与覆盖所述半导体衬底表面的缓冲层形成有邻接区域；所述应力层用于向所述半导体衬底引入应力；去除所述半导体基底中覆盖所述pmos区域的部分应力层，在所述缓冲层的邻接区域远离所述半导体衬底的表面形成应力层残留部；在所述pmos区域执行离子注入工艺；其中，执行所述离子注入工艺的区域包括所述应力层残留部，以使所述应力层残留部被刻蚀的刻蚀速率增大；刻蚀去除所述应力层残留部。

3、可选的，在所述半导体衬底中，所述pmos区域内形成有pmos轻掺杂区；在所述pmos区域执行离子注入工艺的步骤，包括：沿所述半导体基底的法线方向，向所述pmos区域注入离子，以在所述pmos区域中形成pmos源掺杂区、pmos漏掺杂区、位于所述pmos轻掺杂区与所述pmos源掺杂区之间以及所述pmos轻掺杂区与所述pmos漏掺杂区之间的pmos过渡掺杂区；其中，在所述应力层残留部的阻挡作用下，所述pmos过渡掺杂区的离子掺杂浓度高于所述pmos轻掺杂区的离子掺杂浓度，且低于所述pmos源掺杂区的离子掺杂浓度和所述pmos漏掺杂区的离子掺杂浓度。

4、可选的，提供半导体基底的步骤，包括：提供半导体衬底；其中，所述半导体衬底包括nmos区域和pmos区域；所述nmos区域表面形成有凸出所述半导体衬底表面的nmos栅极结构；在所述nmos区域执行离子注入工艺，以在所述nmos区域形成nmos晶体管；在所述半导体衬底上依次形成覆盖所述nmos区域和所述pmos区域的缓冲层和应力层。

5、可选的，所述缓冲层的厚度为100~200å。

6、可选的，在去除所述半导体基底中覆盖所述pmos区域的部分应力层的步骤之前，还包括：在所述应力层上形成覆盖所述nmos区域和所述pmos区域的硬掩膜层；去除覆盖所述pmos区域的所述硬掩膜层，以显露覆盖所述pmos区域的应力层。

7、可选的，所述硬掩膜层包括第一子硬掩膜层和第二子硬掩膜层；在所述应力层上形成覆盖所述nmos区域和所述pmos区域的硬掩膜层的步骤，包括：在所述应力层上依次形成覆盖所述nmos区域和所述pmos区域的第一子硬掩膜层和第二子硬掩膜层；其中，所述第一子硬掩膜层的材料为非晶碳；所述第二子硬掩膜层的材料为多晶硅。

8、可选的，在刻蚀去除所述应力层残留部的步骤之后，还包括：利用湿法刻蚀工艺去除覆盖所述nmos区域的第二子硬掩膜层；利用灰化工艺去除覆盖所述nmos区域的第一子硬掩膜层，以显露覆盖所述nmos区域的应力层。

9、可选的，去除所述半导体基底中覆盖所述pmos区域的部分应力层采用干法刻蚀工艺；刻蚀去除所述应力层残留部采用湿法刻蚀工艺。

10、在另一个方面，本申请的一个实施例提供一种半导体结构，所述半导体结构通过如上述实施例所述的半导体结构的制造方法制造得到。

11、在另一个方面，本申请的一个实施例提供一种cmos电路，所述cmos电路包括通过上述实施例所述的半导体结构的制造方法制造得到的半导体结构。

12、在本申请提供的多个实施例中，通过在半导体衬底的pmos区域执行离子注入工艺的区域包括pmos区域上未去除的应力层残留部，使得应力层残留部的化学性质受离子掺杂影响发生改变，从而在刻蚀去除应力层残留部的过程中，对应力层残留部的刻蚀速率增大，再刻蚀去除该应力层残留部，实现的意想不到的效果包括：在不损伤器件的情况下完全去除pmos区域的应力层，降低了应力层去除对nmos晶体管或pmos晶体管的电学性能的影响，提升了cmos电路的整体电学性能。

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【技术保护点】

1.一种半导体结构的制造方法，其特征在于，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，在所述半导体衬底中，所述PMOS区域内形成有PMOS轻掺杂区；在所述PMOS区域执行离子注入工艺的步骤，包括：

3.根据权利要求1所述的方法，其特征在于，提供半导体基底的步骤，包括：

4.根据权利要求1所述的方法，其特征在于，所述缓冲层的厚度为100~200Å。

5.根据权利要求1所述的方法，其特征在于，在去除所述半导体基底中覆盖所述PMOS区域的部分应力层的步骤之前，还包括：

6.根据权利要求5所述的方法，其特征在于，所述硬掩膜层包括第一子硬掩膜层和第二子硬掩膜层；在所述应力层上形成覆盖所述NMOS区域和所述PMOS区域的硬掩膜层的步骤，包括：

7.根据权利要求6所述的方法，其特征在于，在刻蚀去除所述应力层残留部的步骤之后，还包括：

8.根据权利要求1所述的方法，其特征在于，去除所述半导体基底中覆盖所述PMOS区域的部分应力层采用干法刻蚀工艺；刻蚀去除所述应力层残留部采用湿法刻蚀工艺。