【技术实现步骤摘要】
本专利技术属于锁相环，具体涉及一种基于特定时钟注入的小数倍频延迟锁相环。
技术介绍
1、在射频接收机内，adc(模数转换器)的应用主要涉及信号的数字化处理。射频信号经过射频前端放大器、滤波器等模拟电路处理后，会被送入adc转换成数字信号，以便后续的数字信号处理单元进行进一步处理和解调。射频接收机对adc的性能有着较高的要求。adc需要有足够的动态范围、高分辨率、良好的线性度和高转换速度。
2、adc的线性度主要取决于时钟抖动的大小。为了得到高线性度的adc，往往需要低抖动的时钟信号。而adc的转换速度受到分辨率的限制，较高的分辨率会导致转换速度较低。因此需要通过优化时钟设计，选择合适的时钟频率，以保证在adc高分辨率的前提下，尽可能地提高adc的转换速度。因此，为了使adc具有良好的线性度和高转换速度，需要一个可以提供低抖动且具有高频率分辨率的时钟信号的锁相环。
3、与pll(锁相环)相比，dll(延迟锁定环)具有低抖动的特性，dll可以在对参考时钟进行倍频的同时保留dll的输出时钟信号所具有的低抖动特性。然而，dll可以实现的倍频数与其压控延时链内的压控延时单元的数目有关。调整压控延时链内压控延时单元的数目可以实现不同的倍频数，但是压控延时单元的数目只能是一个整数而无法是一个小数，这意味着采用这种方法只能实现时钟信号的整数倍频，而无法实现小数倍频。
技术实现思路
1、为了解决现有技术中所存在的上述问题，本专利技术提供了一种基于特定时钟注入的小数倍频延迟锁相
2、本专利技术要解决的技术问题通过以下技术方案实现：
3、本专利技术提供了一种基于特定时钟注入的小数倍频延迟锁相环，包括σ-δ调制器、特定时钟产生模块和倍频延迟锁相环；
4、所述σ-δ调制器，用于根据设定的小数值输出分频系数；
5、所述特定时钟产生模块，用于基于外部参考时钟产生多个等相位间隔的时钟，根据所述小数值从所述多个等相位间隔的时钟中选择并输出特定时钟；
6、所述倍频延迟锁相环，用于根据所述分频系数对所述特定时钟进行倍频，输出所述参考时钟的小数倍频时钟。
7、可选的，所述倍频延迟锁相环包括第一压控延时链、二选一选择器、第一分频器、第一鉴频鉴相器、第一电荷泵、逻辑选择模块和第一电容；
8、所述第一分频器的第一输入端连接所述σ-δ调制器的第二输出端，所述第一分频器的第二输入端连接所述第一压控延时链的输出端，所述第一分频器输出端连接所述特定时钟产生模块的第二输入端，所述第一分频器输出端连接所述第一鉴频鉴相器的第一输入端，所述第一鉴频鉴相器的第二输入端连接所述特定时钟产生模块的输出端，所述第一鉴频鉴相器的输出端连接所述第一电荷泵的输入端，所述第一电荷泵的输出端连接所述第一电容的第一端，所述第一电容的第二端接地，所述第一电容的第一端连接所述第一压控延时链的控制端，所述二选一选择器的1端口连接所述特定时钟产生模块的输出端，所述二选一选择器的0端口连接所述第一压控延时链的输出端，所述二选一选择器的输出端连接所述压控延时链的输入端，所述逻辑选择模块的第一输入端连接所述特定时钟产生模块的输出端，所述逻辑选择模块的第二输入端连接所述第一压控延时链的输出端，所述逻辑选择模块的第三输入端连接所述第一分频器的输出端，所述逻辑选择模块的输出端连接所述二选一选择器的控制端，所述特定时钟产生模块的第三输入端连接所述第一压控延时链的输出端，所述第一压控延时链的输出端输出所述小数倍频时钟；
9、其中，所述逻辑选择模块用于在其第一输入端接收的特定时钟、其第二输入端接收的小数倍频时钟与其第三输入端接收的时钟均为低电平时，输出第一控制信号，以控制所述二选一选择器选择接通自身的1端口；在其第一输入端接收的特定时钟、其第二输入端接收的小数倍频时钟与其第三输入端接收的时钟均为高电平时，输出第二控制信号，以控制所述二选一选择器选择接通自身的0端口。
10、可选的，所述逻辑选择模块包括第一mos管、第二mos管、第三mos管、第四mos管、第一反相器和第二反相器；
11、所述第一mos管的漏极连接电源，所述第一mos管的栅极连接所述第一分频器的输出端，所述第一mos管的源极连接所述第二mos管的漏极，所述第二mos管的栅极连接所述第一压控延时链的输出端，所述第二mos管的源极连接所述第二反相器的输入端，所述第三mos管的栅极连接所述第一压控延时链的输出端，所述第三mos管的漏极连接所述第二反相器的输入端，所述第三mos管的源极连接所述第四mos管的漏极，所述第四mos管的栅极连接所述特定时钟产生模块的输出端，所述第四mos管的源极接地，所述第一反相器的输出端连接所述第二反相器的输入端，所述第一反相器的输入端连接所述第二反相器的输出端，所述第二反相器的输出端连接所述二选一选择器的控制端。
12、可选的，所述第一压控时延链包括8个依次串联的压控延时单元。
13、可选的，所述特定时钟产生模块包括复位信号产生模块、第二分频器、第二鉴频鉴相器、第二电荷泵、第二压控延时链、多路选择器1、多路选择器2、状态机1、状态机2和第二电容；
14、所述第二分频器的第一输入端连接所述σ-δ调制器的第一输出端，所述第二分频器的第二输入端连接所述倍频延迟锁相环的输出端，所述第二分频器的复位端连接所述复位信号产生模块的输出端，所述第二分频器的输出端连接所述第二鉴频鉴相器的第一输入端，所述第二鉴频鉴相器的第二输入端连接所述多路选择器1的输出端，所述第二鉴频鉴相器的输出端连接所述第二电荷泵的输入端，所述第二电荷泵的输出端连接所述第二电容的第一端，所述第二电容的第二端接地，所述第二电容的第一端连接所述第二压控延时链的控制端，所述第二压控延时链的输入端输入所述外部参考时钟，所述第二压控延时链的第一输出端连接所述多路选择器1的第一输入端，所述第二压控延时链的第二输出端连接所述多路选择器2的第二输入端，所述多路选择器1的第二输入端连接所述状态机1的输出端，所述状态机1的输入端连接所述第一分频器的输出端，所述多路选择器2的第二输入端连接所述状态机2的输出端，所述状态机2的输入端连接所述第一分频器的输出端，所述多路选择器2的输出端输出所述特定时钟；
15、所述状态机1用于根据所述第一分频器输出的时钟和所述σ-δ调制器的输出状态转移图生成第三控制信号，以控制所述多路选择器1从所述压控延时链2生成的多个等相位间隔的时钟中选择一个时钟并输出；所述σ-δ调制器的输出状态转移图根据所述小数值生成；
16、所述状态机2用于根据所述第一分频器输出的时钟和所述σ-δ调制器的输出状态转移图生成第四控制信号，以控制所述多路选择器2从所述压控延时链2生成的多个等相位间隔的时钟中选择并输出所述特定时钟。
17、可选的，所述复位信号产生模块包括第一d触发器、第二d触发器和第三d触发器；
18、所述第一d触发器的ck端连接所述多路选择器2的输出端，所述第一d触本文档来自技高网...
【技术保护点】
1.一种基于特定时钟注入的小数倍频延迟锁相环，其特征在于，包括Σ-Δ调制器、特定时钟产生模块和倍频延迟锁相环；
2.根据权利要求1所述的小数倍频延迟锁相环，其特征在于，所述倍频延迟锁相环包括第一压控延时链、二选一选择器、第一分频器、第一鉴频鉴相器、第一电荷泵、逻辑选择模块和第一电容；
3.根据权利要求2所述的小数倍频延迟锁相环，其特征在于，所述逻辑选择模块包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一反相器和第二反相器；
4.根据权利要求2所述的小数倍频延迟锁相环，其特征在于，所述第一压控时延链包括8个依次串联的压控延时单元。
5.根据权利要求2所述的小数倍频延迟锁相环，其特征在于，所述特定时钟产生模块包括复位信号产生模块、第二分频器、第二鉴频鉴相器、第二电荷泵、第二压控延时链、多路选择器1、多路选择器2、状态机1、状态机2和第二电容；
6.根据权利要求5所述的小数倍频延迟锁相环，其特征在于，所述复位信号产生模块包括第一D触发器、第二D触发器和第三D触发器；
7.根据权利要求5所述的小数倍频
...【技术特征摘要】
1.一种基于特定时钟注入的小数倍频延迟锁相环，其特征在于，包括σ-δ调制器、特定时钟产生模块和倍频延迟锁相环；
2.根据权利要求1所述的小数倍频延迟锁相环，其特征在于，所述倍频延迟锁相环包括第一压控延时链、二选一选择器、第一分频器、第一鉴频鉴相器、第一电荷泵、逻辑选择模块和第一电容；
3.根据权利要求2所述的小数倍频延迟锁相环，其特征在于，所述逻辑选择模块包括第一mos管、第二mos管、第三mos管、第四mos管、第一反相器和第二反相器；
4.根据权利要求2所述的小数倍频延迟锁相环，其特征在于，...
【专利技术属性】
技术研发人员：李晴，李云龙，李振荣，
申请(专利权)人：西安电子科技大学芜湖研究院，
类型：发明
国别省市：
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