【技术实现步骤摘要】
本公开涉及芯片测试领域，具体涉及一种延迟锁相环的漏电调节电路及调节方法。
技术介绍
1、老化测试作为芯片生产过程中进行产品潜在失效分析的重要环节，通常需要在高温的环境使芯片加速老化，从而使芯片的缺陷提前暴露在老化测试阶段。芯片一般包括延迟锁相环(delay locked loop，简称为dll)和动态随机存取存储器(dynamic randomaccess memory，简称为dram)，dll作为dram的源同步时钟产生模块，用于信号延迟补偿和时钟调整。然而，在老化测试过程中，在低频切换模式下延迟锁相环中亚阈值漏电产生的功耗增加，导致老化测试结果不准确以及测试成本增加。
技术实现思路
1、为克服相关技术中存在的问题，本公开提供一种延迟锁相环的漏电调节电路及调节方法。
2、根据一些实施例，本公开实施例第一方面提供的漏电调节电路用于调节老化测试时延迟锁相环的亚阈值漏电功耗，所述漏电调节电路包括：
3、运放模块，所述运放模块的第一输入端与所述延迟锁相环连接，所述运放模块的第二输入端与第一公共接地端连接，所述运放模块被配置为基于所述延迟锁相环的亚阈值漏电电流，输出第一电压值；
4、窗口比较模块，所述窗口比较模块的输入端与所述运放模块的输出端连接，所述窗口比较模块被配置为基于所述第一电压值输出比较结果；
5、调整模块，所述调整模块分别与所述窗口比较模块的输出端和所述延迟锁相环连接，所述调整模块被配置为基于所述比较结果，向所述延迟锁相环提供衬偏
6、本公开的一些实施例中，所述窗口比较模块包括呈阵列排布的多个窗口比较器，各所述窗口比较器具有连续的门限电平范围，且各所述窗口比较器的输入端均与所述运放模块的输出端连接。
7、本公开的一些实施例中，所述窗口比较器包括相串联的第一运放和第一二极管以及相串联的第二运放和第二二极管，所述第一运放的第一输入端接入第一参考电压，所述第二运放的第二输入端接入第二参考电压，所述第一运放的第二输入端与所述第二运放的第一输入端连接作为所述窗口比较器的输入端，所述第一二极管与所述第二二极管连接作为所述窗口比较器的输出端；
8、所述多个窗口比较器被配置为，当所述第一电压值落入所述多个窗口比较器中一个所述窗口比较器的所述门限电平范围内时，该窗口比较器的输出端输出第二电压值，余下的各所述窗口比较器的输出端输出第三电压值，且所述第三电压值与所述第二电压值不同。
9、本公开的一些实施例中，所述调整模块包括：
10、分压电路，所述分压电路包括依次串联的多个分压电阻，每相邻的两个所述分压电阻之间具有一个分压点；
11、多个开关晶体管，每个所述开关晶体管对应一个所述分压点，每个所述开关晶体管的栅极与对应的一个所述窗口比较器的输出端连接，每个所述开关晶体管的源极与对应的一个所述分压点连接，每个所述开关晶体管的漏极与所述延迟锁相环的衬底连接；或，每个所述开关晶体管的漏极与对应的一个所述分压点连接，每个所述开关晶体管的源极与所述延迟锁相环的衬底连接。
12、本公开的一些实施例中，所述分压电路的调节范围为-0.7～-0.1v。
13、本公开的一些实施例中，所述延迟锁相环包括依次串联的多个互补金属氧化物半导体cmos反相器，所述cmos反相器包括衬底以及设置于所述衬底的n型金属氧化物半导体nmos和p型金属氧化物半导体pmos，所述nmos的栅极和所述pmos的栅极作为所述cmos反相器的输入端，所述nmos的漏极和所述pmos的漏极作为所述cmos反相器的输出端；
14、所述pmos的源极与电源端连接，所述nmos的源极与所述运放模块的第一输入端连接，且所述nmos的源极通过互联电阻与第二公共接地端连接。
15、本公开的一些实施例中，所述漏电调节电路还包括接入晶体管，所述接入晶体管设置在所述运放模块和所述延迟锁相环之间，所述接入晶体管被配置为当进行老化测试时所述接入晶体管导通。
16、根据一些实施例，本公开实施例第二方面提供的一种延迟锁相环的漏电调节方法通过如第一方面所述的漏电调节电路实现，所述漏电调节电路包括运放模块、窗口比较模块和调整模块，所述漏电调节方法包括：
17、所述运放模块基于所述延迟锁相环的亚阈值漏电电流，输出第一电压值；
18、所述窗口比较模块基于所述第一电压值输出比较结果；
19、所述调整模块基于所述比较结果，向所述延迟锁相环提供衬偏电压。
20、本公开的一些实施例中，所述窗口比较模块包括呈阵列排布的多个窗口比较器，所述窗口比较模块基于所述第一电压值输出比较结果的步骤，包括：
21、于各所述窗口比较器的输入端输入所述第一电压值；
22、当所述第一电压值落入所述多个窗口比较器中一个所述窗口比较器的门限电平范围内时，该窗口比较器的输出端输出第二电压值，余下各所述窗口比较器的输出端输出第三电压值。
23、本公开的一些实施例中，所述调整模块包括分压电路和多个开关晶体管，所述分压电路包括依次串联的多个分压电阻，每相邻的两个所述分压电阻之间具有一个分压点，每个所述分压点通过一个所述开关晶体管与对应的一个所述窗口比较器的输出端连接；
24、所述调整模块基于所述比较结果，向所述延迟锁相环提供衬偏电压的步骤，包括：
25、将各所述窗口比较器输出的第二电压值或第三电压值输入多个所述开关晶体管的栅极，使所述栅极输入所述第二电压值的所述开关晶体管导通；
26、通过导通的所述开关晶体管，将与其相连的分压点处的电压作为衬偏电压施加至所述延迟锁相环。
27、本公开的一些实施例中，所述延迟锁相环包括cmos反相器；
28、所述运放模块基于所述延迟锁相环的亚阈值漏电电流，输出第一电压值之前，所述漏电调节方法还包括：
29、向所述cmos反相器的输入端输入第四电压值，使所述cmos反相器中的nmos产生亚阈值漏电电流。
30、本公开实施例至少具有以下有益效果：通过漏电调节电路中运放模块、窗口比较模块和调整模块之间的连接，能够基于延迟锁相环的亚阈值漏电电流分别进行第一电压值的输出、比较结果的输出以及向延迟锁相环提供对应的衬偏电压，实现了进行老化测试时对延迟锁相环的亚阈值漏电功耗的调节控制，防止亚阈值漏电功耗增加导致的老化测试结果不准确以及测试成本的增加。另外，选择运放模块与延迟锁相环连接，通过运放模块输入端不受温度影响的特性，使运放模块的第二输入端的电压稳定，能够在进行老化测试时更加准确输出与亚阈值漏电电流对应的第一电压值，提升了漏电调节的稳定性和准确性。
31、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
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1.一种延迟锁相环的漏电调节电路，其特征在于，所述漏电调节电路用于调节老化测试时延迟锁相环的亚阈值漏电功耗，所述漏电调节电路包括：
2.根据权利要求1所述的漏电调节电路，其特征在于，所述窗口比较模块包括呈阵列排布的多个窗口比较器，各所述窗口比较器具有连续的门限电平范围，且各所述窗口比较器的输入端均与所述运放模块的输出端连接。
3.根据权利要求2所述的漏电调节电路，其特征在于，所述窗口比较器包括相串联的第一运放和第一二极管以及相串联的第二运放和第二二极管，所述第一运放的第一输入端接入第一参考电压，所述第二运放的第二输入端接入第二参考电压，所述第一运放的第二输入端与所述第二运放的第一输入端连接作为所述窗口比较器的输入端，所述第一二极管与所述第二二极管连接作为所述窗口比较器的输出端；
4.根据权利要求3所述的漏电调节电路，其特征在于，所述调整模块包括：
5.根据权利要求4所述的漏电调节电路，其特征在于，所述分压电路的调节范围为-0.7～-0.1V。
6.根据权利要求1所述的漏电调节电路，其特征在于，所述延迟锁相环包括依次串联的
7.根据权利要求1-6任一所述的漏电调节电路，其特征在于，所述漏电调节电路还包括接入晶体管，所述接入晶体管设置在所述运放模块和所述延迟锁相环之间，所述接入晶体管被配置为当进行老化测试时所述接入晶体管导通。
8.一种延迟锁相环的漏电调节方法，其特征在于，所述漏电调节方法通过如权利要求1至7任一所述的漏电调节电路实现，所述漏电调节电路包括运放模块、窗口比较模块和调整模块，所述漏电调节方法包括：
9.根据权利要求8所述的漏电调节方法，其特征在于，所述窗口比较模块包括呈阵列排布的多个窗口比较器，所述窗口比较模块基于所述第一电压值输出比较结果的步骤，包括：
10.根据权利要求9所述的漏电调节方法，其特征在于，所述调整模块包括分压电路和多个开关晶体管，所述分压电路包括依次串联的多个分压电阻，每相邻的两个所述分压电阻之间具有一个分压点，每个所述分压点通过一个所述开关晶体管与对应的一个所述窗口比较器的输出端连接；
11.根据权利要求8所述的漏电调节方法，其特征在于，所述延迟锁相环包括CMOS反相器；
...【技术特征摘要】
1.一种延迟锁相环的漏电调节电路，其特征在于，所述漏电调节电路用于调节老化测试时延迟锁相环的亚阈值漏电功耗，所述漏电调节电路包括：
2.根据权利要求1所述的漏电调节电路，其特征在于，所述窗口比较模块包括呈阵列排布的多个窗口比较器，各所述窗口比较器具有连续的门限电平范围，且各所述窗口比较器的输入端均与所述运放模块的输出端连接。
3.根据权利要求2所述的漏电调节电路，其特征在于，所述窗口比较器包括相串联的第一运放和第一二极管以及相串联的第二运放和第二二极管，所述第一运放的第一输入端接入第一参考电压，所述第二运放的第二输入端接入第二参考电压，所述第一运放的第二输入端与所述第二运放的第一输入端连接作为所述窗口比较器的输入端，所述第一二极管与所述第二二极管连接作为所述窗口比较器的输出端；
4.根据权利要求3所述的漏电调节电路，其特征在于，所述调整模块包括：
5.根据权利要求4所述的漏电调节电路，其特征在于，所述分压电路的调节范围为-0.7～-0.1v。
6.根据权利要求1所述的漏电调节电路，其特征在于，所述延迟锁相环包括依次串联的多个互补金属氧化物半导体cmos反相器，所述cmos反相器包括衬底以及设置于所述衬底的n型金属氧化物半导体nmos和p型金属氧...
【专利技术属性】
技术研发人员：杨杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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