【技术实现步骤摘要】
本专利技术涉及计算机领域，尤其涉及一种支持存算一体缓存的risc-v cpu架构。
技术介绍
1、随着人工智能的发展，科技对算力的需求已经不断提升，传统冯·诺伊曼体系已经逐渐无法满足如此庞大的算力需求。在冯·诺伊曼架构中，处理器与存储器是两个区分的个体，其间不断进行数据的交互。频繁多次的数据交换就会导致无用功耗以及非必要延时的产生，也就是冯·诺伊曼瓶颈，这是限制计算机性能的一个关键因素。于是，存算一体技术被提出，其作为存储器，本身既拥有存储功能的模式，也额外拥有计算能力，迅速得到了学术界与工业界的广泛关注。但是大多数的存算一体存储器只支持部分运算，例如仅支持布尔逻辑运算、乘累加计算、多比特乘法运算，难以支撑全部的处理器运算操作。
技术实现思路
1、本专利技术所要解决的技术问题是，提供一种高性能低功耗的risc-v cpu，其采用顺序流水结构，通过设计的存算一体仲裁器对顺序流水线处理器与存算一体数据缓存进行模块间的交互，从而实现移动部分指令至存储器内部进行，减少数据在处理器与存储器之间的来回搬运，以提高处理器性能并降低功耗。
2、为了解决上述问题，本专利技术提供了一种支持存算一体缓存的risc-v cpu架构，包括顺序流水线处理器、存算一体数据缓存、指令缓存、存算一体仲裁器；所述顺序流水线处理器采用risc-v指令集，其结构共划分为五级流水结构：取指、译码、执行、访存/存算、写回；所述指令缓存采用低位交叉预取指令缓存，由多列存储组成，指令连续存放在相邻体中，同时搭载预取功
3、本专利技术通过采用传统顺序流水结构的顺序流水线处理器，并设计存算一体仲裁器，配合指令缓存以及存算一体数据缓存对顺序流水线处理器进行优化，合并能够合并的指令，从而提高流水线处理效率，并降低能耗，从而实现更加高性能低功耗的risc-v cpu。
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1.一种支持存算一体缓存的RISC-V CPU架构，其特征在于，包括顺序流水线处理器、存算一体数据缓存、指令缓存、存算一体仲裁器；
2.根据权利要求1所述的RISC-V CPU架构，其特征在于，
3.根据权利要求1所述的RISC-V CPU架构，其特征在于，
4.根据权利要求1所述的RISC-V CPU架构，其特征在于，所述顺序流水线处理器接收到指令缓存返回的当前指令与后续多条预测指令，当前指令顺序流入译码阶段，所述顺序流水线处理器的译码器根据RISC-V指令集的RISC-V操作码判断出指令的类型，如果指令是访存指令，则需要所述存算一体仲裁器进行仲裁判断。
5.根据权利要求1所述的RISC-V CPU架构，其特征在于，所述存算一体仲裁器包括：加法器，简易译码器，比较器阵列，控制模块，多路选择器；若返回至所述顺序流水线处理器的指令为访存指令，所述存算一体仲裁器能够通过所述加法器获取所述访存指令的访存地址，所述简易译码器能够对所述访存指令对应的当前指令的后面n条指令进行译码，译码结果和所述访存地址传递至所述比较器阵列与控制模块以判断是否
...【技术特征摘要】
1.一种支持存算一体缓存的risc-v cpu架构，其特征在于，包括顺序流水线处理器、存算一体数据缓存、指令缓存、存算一体仲裁器；
2.根据权利要求1所述的risc-v cpu架构，其特征在于，
3.根据权利要求1所述的risc-v cpu架构，其特征在于，
4.根据权利要求1所述的risc-v cpu架构，其特征在于，所述顺序流水线处理器接收到指令缓存返回的当前指令与后续多条预测指令，当前指令顺序流入译码阶段，所述顺序流水线处理器的译码器根据risc-v指令集的risc-v操作码判断出指令的类型，如果指令是访存指令，则需要所述存算一体仲裁器进行仲裁判断...
【专利技术属性】
技术研发人员：陈静，肖寒，赵瑞勇，刘玉兰，刘源祯，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：
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