【技术实现步骤摘要】
本专利技术涉及微电子技术和集成电路领域。
技术介绍
1、集成电路产业自上世纪50年代开始飞速发展，依据摩尔定律[1]，芯片上的原件数每半年(1975年后改为每18个月)就增加一倍，半导体的性能和容量都将呈现指数型增长[2]。摩尔定律的基础是集成电路的按比例缩小，但是根据ieee国际路线图组织(international roadmap for devices and systems，irds)预测，集成电路的沟道长度lch不能突破(小于)12nm[3]，摩尔定律将面临无法前进的困境。
2、在本专利技术之前的hvtfet(异质结垂直沟道场效应晶体管)和新型纳米墙nwafet结构[4-7]，采用纵向设计方案，极大提高了器件的集成度，并通过沟道区重掺杂漂移区轻掺杂的组合结构抑制dibl效应。hvt以及nwafet结构通过采用沟道重掺杂的方式，实现了lch进一步的下降。其比现有的finfet[8]、gaa[9]等具有更短沟道长度lch，且集成度更高。在上述ss小于60mv/decade的新型器件中，虽然隧穿晶体管因为带-带隧穿机制使得关态电流很小，但是其驱动能力低和开态电流小的缺点比较明显。纳米机电晶体管相比较于其他晶体管制作工艺复杂，开关速度极慢。而自2008年美国普渡大学的研究团队提出的利用负电容效应制造新型低功耗晶体管概念以来，ncfet就一直备受关注。一是因为其低关态电流和高开态电流等优越的开关性能表现，二是其能够兼容当前主流cmos器件的制造工艺，仅仅需要在栅极的介质层中添加一层具有负电容效应的铁电材料。因此ncf
3、本文提出的一种带有铁电材料的新型纳米墙ic基本结构，该结构在纳米墙器件的基础上，在沟道、源区以及轻掺杂漏区之间嵌入sio2，使得关态电流降低，开态电流提高，并在栅氧化层和多晶硅栅之间插入铁电层使得关态电流进一步降低，开态电流更高，以及使得ss小于60mv/decade，本专利技术还将nmos和pmos组合成cmos结构，并通过互连线连成反相器结构。与平面工艺和finfet、gaa工艺相比，该结构能够显著提高集成度。该结构同时采用了栅极对准的方式，本专利技术结构的栅极区域仅包裹沟道区或沟道区及与其相邻的轻掺杂漂移区，能够极大减小了栅极与重掺杂源漏区域间的寄生电容，使器件频率特性提高。在原理上，本专利技术仍然沿用了hvtfet和nwafet结构来实现更短沟道长度lch，并且通过沟道区重掺杂漂移区轻掺杂的组合结构抑制dibl效应。
4、参考文献
5、[1].moore g.e.cramming more components onto integrated circuits[j].proceedings of the ieee,1998,86(1):82–85.
6、[2].thompson s,packan p,bohr m.mos scaling:transistor challenges forthe 21st century.intel technology journal,1998；pp 1-18.
7、[3].https://semiwiki.com/events/306532-ibm-at-iedm/
8、[4].https://en.wikipedia.beta.wmflabs.org/wiki/static_random-access_memory
9、[5].liu c,ma w,chen m,et al.a vertical silicon-graphene-germaniumtransistor[j].nature communications,2019,10(1):4873.
10、[6].moore g e.cramming more components onto integrated circuits[j].proceedings of the ieee,1998,86(1):82-85.
11、[7].廖永波，刘金铭，李平等.一种高集成度纳米墙集成电路结构[p].中国，专利技术专利，申请号：cn202210413345.4.2022.
12、[8].chenming hu,lee w c,kedzierski j,et al.finfet-a self-aligneddouble-gatemosfet scalable to 20nm[j].ieee transactions on electron devices,2000,47(12):2320-2325.
13、[9].j.p.colinge,m.h.gao,a.romano,h.maes,c.claeys.silicon-on-insulator“gate-all-around”mos device[c].1990ieee sos/soi technologyconference.proceedings.key west,fl,usa:ieee,1990:137-138.
技术实现思路
1、本专利技术技术方案1为一种带有铁电材料的新型纳米墙ic基本结构，如图1和图2所示，图1所示该nc-nwafet结构为nmos，在单个垂直沟道mos管的最下方为一个p-substrate硅单晶半导体区域105，往上依次是nmos的n+漏极区域104、n-漏极区域103、p型沟道半导体区102、n+源极区域101、在n-漏极区域、p型沟道半导体区、n+源极区域中间嵌入sio2结构106，在有源区外侧为sio2栅氧化层结构106，其次sio2结构外侧为insuator铁电结构107，最外侧灰色区域为poly-si栅极108；图2所示该nc-nwafet结构为pmos，在单个垂直沟道mos管的最下方为一个n-well硅单晶半导体区域205，往上依次是nmos的p+漏极区域204、p-漏极区域203、n型沟道半导体区202、p+源极区域201、在p-漏极区域、n型沟道半导体区、p+源极区域中间嵌入sio2结构106，在有源区外侧为sio2栅氧化层结构106，其次sio2栅氧化层结构外侧为insuator铁电结构107，最外侧灰色区域为poly-si栅极108。如图4所示为该nmos结构的剖面图，最下方为一个p-substrate硅单晶半导体区域105，往上依次是nmos的n+漏极区域104、n-漏极区域103、p型沟道半导体区102、n+源极区域101、在n-漏极区域、p型沟道半导体区、n+源极区域中间嵌入sio2结构106，在有源区外侧为sio2栅氧化层结构106，其次sio2栅氧化层结构外侧为insuator铁电结构107，最外侧灰色区域为poly-si栅极108；如图5所示为该nmos结构的侧视图，最下方为一个p-substrate硅单晶半导体区域105，往上依次是nmos的n+漏极区域104，sio2栅氧化层结构106，poly-si栅极108；如图6所示本文档来自技高网...
【技术保护点】
1.一种带有铁电材料的新型纳米墙(NWaFET)IC基本结构，其特征在于，该器件结构是在纳米墙基本结构的基础上，中间嵌入了二氧化硅绝缘部分以及在栅氧化层外附有铁电层。如图1立体图，4剖视图所示：其中区域104是重掺杂漏区N+，区域103是轻掺杂漏区N-，区域102是重掺杂沟道区P，区域101是重掺杂源区N+，区域106是内嵌其中的二氧化硅绝缘部分，从源极表面到轻掺杂漏极处，具体嵌入轻掺杂漏极处深度可调。侧面是紧贴硅区域的栅氧化层区域106，在外面一层是铁电材料107，最外面一层是多晶硅栅层108。
2.如权利要求1所述的一种带有铁电材料的新型纳米墙IC基本结构，其特征在于，NMOS的P型沟道半导体区102的厚度小于12nm。
3.如权利要求1所述的一种带有铁电材料的新型纳米墙IC基本结构，NMOS的P型沟道半导体区102的掺杂浓度比N-漏极区域103高1个数量级以上。
4.如权利要求1所述的一种带有铁电材料的新型纳米墙IC基本结构，其特征在于，所有层的厚度范围在1nm-100nm之间，掺杂浓度的范围为1e14cm-3-1e20cm-3。
...【技术特征摘要】
1.一种带有铁电材料的新型纳米墙(nwafet)ic基本结构，其特征在于，该器件结构是在纳米墙基本结构的基础上，中间嵌入了二氧化硅绝缘部分以及在栅氧化层外附有铁电层。如图1立体图，4剖视图所示：其中区域104是重掺杂漏区n+，区域103是轻掺杂漏区n-，区域102是重掺杂沟道区p，区域101是重掺杂源区n+，区域106是内嵌其中的二氧化硅绝缘部分，从源极表面到轻掺杂漏极处，具体嵌入轻掺杂漏极处深度可调。侧面是紧贴硅区域的栅氧化层区域106，在外面一层是铁电材料107，最外面一层是多晶硅栅层108。
2.如权利要求1所述的一种带有铁电材料的新型纳米墙ic基本结构，其特征在于，nmos的p型沟道半导体区102的厚度小于12nm。
3.如权利要求1所述的一种带有铁电材料的新型纳米墙ic基本结构，nmos的p型沟道半导体区102的掺杂浓度比n-漏极区域103高1个数量级以上。
4.如权利要求1所述的一种带有铁电材料的新型纳米墙ic基本结构，其特征在于，所有层的厚度范围在1nm-100nm之间，掺杂浓度的范围为1e14cm-3-1e20cm-3。
5.如权利要求1所述的一种带有铁电材料的新型纳米墙ic基本结构，当沟道半导体区1...
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