【技术实现步骤摘要】
本专利技术涉及半导体，尤其是涉及一种纳米级硅通孔及其制备方法。
技术介绍
1、随着对更高集成度、更小尺寸和更低功耗的不断追求，3d集成与背面供电技术的结合成为推动其发展的关键技术。其中，背面供电技术能够有效解决传统正面供电技术面临的信号网络与供电网络之间的资源排挤问题，具有更低的电压降以及信号干扰、更高的芯片利用率和更快的电力传输。而硅通孔(through siliconvia，tsv)蚀刻是实现背面供电网络连接的关键结构。要实现3d集成和背面供电，必须在芯片内部形成高质量的垂直互连通道，而nano-tsv作为一种纳米级尺度的垂直通孔技术，能够满足其高效的信号互连的要求。因此，如何制备出性能优异的nano-tsv成为实现更高集成度互连的关键技术发展方向。
2、目前，常用具有高选择性和高各向异性的bosch等离子体蚀刻工艺来制作高深宽比结构，主要通过在刻蚀的侧向边壁沉积一层薄膜阻止或减弱侧向刻蚀来实现。在该工艺过程中，刻蚀与钝化交替进行，刻蚀气体(如sf6)用于进行物理和化学刻蚀，而钝化气体(如c4f8)在等离子体中形成氟化碳类高分子聚合物，沉积在硅表面以阻止氟离子与硅的反应，从而保护侧壁，刻蚀与钝化在短周期内进行转换，以确保刻蚀沿着深度方向进行，减少侧向刻蚀。但是，交替的沉积和循环步骤通常会导致大面积扇形侧壁和大面积掩模凹陷，这可能会对介电层和金属层的保型填充造成影响，导致填充不均匀，引入空洞等问题；同时也会引起更大的通孔漏电流，增加电循环和热循环下早期介电击穿的可能性；另外，侧壁的起伏结构也会导致不均匀的应力分布，
3、对于消除bosch工艺产生的scallop目前已有一些研究进展，但都存在一些缺陷。例如，通过优化bosch的工艺参数，即缩短蚀刻和沉积工艺反应时间，以降低scallop轮廓的产生，但是这对质量流量控制器的开关时间提出了更高的要求。此外，还可在bosch工艺后引入后平面化工艺，比如引入koh或koh:ipa湿法蚀刻剂对侧壁进行化学抛光，但湿法刻蚀取决于晶体取向；而聚焦离子束(fib)铣削存在离子诱导晶格损伤和再沉积的问题；使用氢退火，或者重复热氧化和氧化物剥离步骤可以降低侧壁粗糙度，但存在很高的热收支。同时，填充高纵横比沟槽结构通常会存在填充不完全，形成锁孔的问题。
4、鉴于此，特提出本专利技术。
技术实现思路
1、本专利技术的目的在于提供一种纳米级硅通孔的制备方法，该方法有效解决了bosch工艺带来的scallop以及纳米级硅通孔均匀填充的问题。
2、第一方面，本专利技术提供一种纳米级硅通孔的制备方法，包括以下步骤：
3、s1、提供半导体衬底；
4、s2、采用bosch工艺在半导体衬底表面制备纳米级沟槽；
5、s3、采用原子层刻蚀工艺对纳米级沟槽的侧壁进行刻蚀形成光滑的侧壁；
6、s4、采用原子层沉积工艺沉积介电层；
7、s5、采用原子层沉积工艺沉积阻挡层；
8、s6、采用原子层沉积工艺沉积金属层。
9、作为本技术方案优选地，步骤s1包括，采用硬掩模的方式或采用光刻胶作为掩模的方式，在半导体衬底上形成定义硅通孔的窗口。
10、例如，在采用硬掩模的方式在半导体衬底上形成定义硅通孔的窗口时，可采用等离子体增强化学气相沉积的方法在半导体衬底的表面生长二氧化硅作为第一保护层，以防止后续刻蚀过程中对半导体衬底上形成的器件造成损伤，并可作为互连结构的绝缘层；进而在第一保护层上涂覆一层光刻胶，然后通过光刻胶将设计好的图形转移到光刻胶上，光刻胶经过曝光、显影等步骤后，形成图形化的第二保护层；最后，以图形化的第二保护层为掩模，湿法或者干法刻蚀第一保护层，在半导体衬底上形成窗口，以在半导体衬底上定义硅通孔的位置。
11、例如，在采用光刻胶作为掩模的方式在半导体衬底上形成定义硅通孔的窗口时，首先需要在半导体衬底上沉积一层光刻胶作为掩模，然后经过曝光、显影等过程实现图案化，在半导体衬底上形成定义硅通孔的窗口。
12、光刻胶的抗刻蚀性略差于硬掩模，但工艺步骤简单，因此，实际使用时，可根据制作的nanotsv的尺寸选择合适的工艺方式。
13、本专利技术半导体衬底的材料包括硅、锗、硅锗或者绝缘衬底上的硅(silicon oninsulator，soi)中的任意一种。
14、作为本技术方案优选地，步骤s2中，所述bosch工艺进行时，向反应室中交替通入刻蚀气体和钝化气体进行刻蚀和沉积，以在半导体衬底上形成纳米级沟槽。
15、具体地，在bosch工艺过程中，刻蚀与钝化交替进行，当半导体衬底为硅基底材料，刻蚀气体(如sf6)用于进行物理和化学刻蚀，而钝化气体(如c4f8)在等离子体中可形成碳氟类高分子聚合物，进而沉积在硅表面以阻止氟离子和自由基与硅的反应，从而保护侧壁，刻蚀与钝化在短周期内进行转换，以确保刻蚀沿着深度方向进行，减少侧向刻蚀。
16、作为本技术方案优选地，步骤s3中，所述原子层刻蚀工艺包括热原子层刻蚀和等离子增强原子层刻蚀中的任意一种。
17、原子层刻蚀(ale)技术是一种高精度、可控的纳米级加工技术，能够按照自限制性方式进行刻蚀，通过表面改性和表面去除实现逐层去除材料，通过精确控制蚀刻步骤和修复步骤的持续时间和气体压力，能够精确控制蚀刻深度，从而可能降低表面的粗糙度。
18、原子层刻蚀技术根据能量可以分为热原子层刻蚀(热ale)与等离子体增强原子层刻蚀(peale)，热ale在相对较高的温度下进行解吸附，具有各向同性，可形成极低的损伤；而peale通过等离子体来轰击改性的表面，具有各向异性，相比于热ale能够在较低的温度下进行。实际使用时，根据半导体衬底材料的不同，以及对原子层刻蚀技术稳定性和精确性的要求等，可选择具体的原子刻蚀技术路线。
19、例如，当半导体衬底为硅基底材料，在采用热原子层刻蚀技术时，首先通过通入氧气对硅表面进行氧化，生成sio2，然后使用tma(三甲基铝)气体与sio2反应，将sio2铝化转换为al2o3，进一步使用hf(氟化氢)将al2o3氟化为易挥发的alf3(氟化铝)，再经三甲基铝配体交换，将alf3从表面去除，并挥发出反应产物，完成一个刻蚀循环；
20、经一个或多个刻蚀循环，消除纳米级沟槽侧壁的scallop，形成光滑的侧壁。
21、例如，当半导体衬底为硅基底材料，在采用等离子增强原子层刻蚀技术时，首先通过cf4/ar等离子体去除硅基底氧化层，进一步使用cl2等离子体对硅进行氯化处理生成氯硅烷，再使用ar等离子体将生成的氯硅烷从表面去除，并在氯化和去除步骤之间插入吹扫步骤，以消除任何不必要的自由基和离子，防本文档来自技高网...
【技术保护点】
1.一种纳米级硅通孔的制备方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的制备方法，其特征在于，步骤S1包括，采用硬掩模的方式或采用光刻胶作为掩模的方式，在半导体衬底上形成定义硅通孔的窗口。
3.根据权利要求1所述的制备方法，其特征在于，步骤S2中，所述Bosch工艺进行时，向反应室中交替通入刻蚀气体和钝化气体进行刻蚀和沉积，以在半导体衬底上形成纳米级沟槽。
4.根据权利要求1所述的制备方法，其特征在于，步骤S3中，所述原子层刻蚀工艺包括热原子层刻蚀和等离子增强原子层刻蚀中的任意一种。
5.根据权利要求1所述的制备方法，其特征在于，步骤S4中，所述介电层的材料包括氧化硅、氮化硅、氮氧化硅和聚酰亚胺中的任意一种或多种。
6.根据权利要求5所述的制备方法，其特征在于，所述介电层的厚度为0.5-20nm。
7.根据权利要求1所述的制备方法，其特征在于，步骤S5中，所述阻挡层的材料包括钽、氮化钽、钛和氮化钛中的任意一种或多种。
8.根据权利要求7所述的制备方法，其特征在于，所述阻挡层的厚度为0.
9.根据权利要求1所述的制备方法，其特征在于，步骤S6中，所述金属层的材料包括钨、钴、钌、铜、银、铌和铝中的任意一种或多种。
10.一种纳米级硅通孔，其特征在于，根据权利要求1-9任一所述的制备方法制备得到。
...【技术特征摘要】
1.一种纳米级硅通孔的制备方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的制备方法，其特征在于，步骤s1包括，采用硬掩模的方式或采用光刻胶作为掩模的方式，在半导体衬底上形成定义硅通孔的窗口。
3.根据权利要求1所述的制备方法，其特征在于，步骤s2中，所述bosch工艺进行时，向反应室中交替通入刻蚀气体和钝化气体进行刻蚀和沉积，以在半导体衬底上形成纳米级沟槽。
4.根据权利要求1所述的制备方法，其特征在于，步骤s3中，所述原子层刻蚀工艺包括热原子层刻蚀和等离子增强原子层刻蚀中的任意一种。
5.根据权利要求1所述的制备方法，其特征在于，步骤s4中，所述介电层的材...
【专利技术属性】
技术研发人员：周娜，刘欣，施一直，李俊峰，罗军，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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