【技术实现步骤摘要】
本专利技术涉及数字信号处理领域，尤其涉及信道模拟器和信道多径时延领域，具体是指一种信道模拟中实现高精度、动态多径延时的系统、方法、装置、处理器及其计算机可读存储介质。
技术介绍
1、电磁波信号在无线传播中传播，不同障碍物都有可能吸收或者反射信号，对其幅度和相位产生明显影响。由于反射、散射和折射的作用，信号不是直接沿直线传播，而是沿着不同的路径传播。这些不同的路径可能会导致信号到达接收器的时间不同，从而产生多径效应。各个传播路径的传播距离与入射角度均不同，导致各径到达接收机时的时延，幅值和相位都不同。
2、为了在实验室仿真出这些多径效应，信道模拟器需要对每一条输入信号模拟出多条不同的传播路径，分别对这些路径施加不同的延时，但随着无线通信的带宽越来越高，仿真精度越来越高，对多径时延的时延长度要求越来越大，需要实现高速的数据处理以及高精度，动态的较大多径时延范围。这就要求在fpga中实现更复杂，更高速率时钟的数据处理。
技术实现思路
1、本专利技术的目的是克服了上述现有技术的缺点，提供了一种满足高精度、操作简便、适用范围较为广泛适用范围较为广泛的信道模拟中实现高精度、动态多径延时的系统、方法、装置、处理器及其计算机可读存储介质。
2、为了实现上述目的，本专利技术的信道模拟中实现高精度、动态多径延时的系统、方法、装置、处理器及其计算机可读存储介质如下：
3、该信道模拟中实现高精度、动态多径延时的系统，其主要特点是，所述的系统包括：
4、系数下
5、径延时处理模块，用于对串联的多个ultra-ram写入输入数据，引入新的1bit的扩展地址，得到ram的读地址；
6、输出数据reg-delay模块，用于根据1bit的扩展地址，对输出数据的重新排列，使输出数据reg-delay模块在两倍fpga时钟的采样率下运行；
7、输出同步模块，用于对内部时序进行分析，并进行最终输出同步。
8、较佳地，所述的径延时处理模块包括串联的多个ultra-ram，对每个ultra-ram由自增的写地址写入输入数据，引入新的1bit的扩展地址，使每个ultraram地址对应的双流水线模式的两个32bit数据，得到ultraram的读地址。
9、较佳地，所述的径延时处理模块自增的写地址，具体为：
10、从ram的第一个地址递增至最后一个地址并自动回归第一个地址，设定延时系数上限值。
11、较佳地，所述的径延时处理模块得到ram的读地址，具体为：
12、通过扩展写地址减去计算后的每一ultraram延时系数，得到ultraram的读地址。
13、较佳地，所述的系数下发与处理模块在仿真开始前提前存储静态延时系数，在仿真开始后通过外部模块定时发送小部分动态延时系数与更新信号。
14、较佳地，所述的输出数据reg-delay模块中的1bit扩展地址的写地址与读地址对应。
15、该在信道模拟中实现高精度动态多径延时的方法，其主要特点是，所述的方法包括以下步骤：
16、(1)通过上位机下发延时系数与动态范围；
17、(2)对输入数据进行径延时处理；
18、(3)对双数据流水线进行寄存器延迟；
19、(4)对多径数据做同步处理，输出最终多径数据。
20、较佳地，所述的步骤(1)具体包括以下步骤：
21、(1.1)pc上位机通过pcie将静态时延系数发送至fpga存储到bram中；
22、(1.2)将仿真过程中动态范围musk存储到bram中；
23、(1.3)外部模块通过aurora下发动态延时系数；
24、(1.4)根据动态范围musk与动态延时系数选择静态延时系数，取得最终延时系数列表；
25、(1.5)通过外部模块下发update信号，并不断更新系数到径延时处理模块。
26、较佳地，所述的步骤(2)具体包括以下步骤：
27、(2.1)产生ram写地址并自增；
28、(2.2)将输入数据写入由ultra-ram串联的深度ram；
29、(2.3)将输入地址在低位扩展区分为两个32bit数据，输入至减法器，得到输出地址，根据输出地址通过ram读出输出数据。
30、较佳地，所述的步骤(3)具体包括以下步骤：
31、根据输入地址对输出数据进行寄存器延迟，对高于fpga时钟一倍采样率的数据进行延时处理。
32、该用于实现信道模拟中进行高精度、动态多径延时的装置，其主要特点是，所述的装置包括：
33、处理器，被配置成执行计算机可执行指令；
34、存储器，存储一个或多个计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的在信道模拟中实现高精度动态多径延时的方法的各个步骤。
35、该用于实现信道模拟中进行高精度、动态多径延时的处理器，其主要特点是，所述的处理器被配置成执行计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的在信道模拟中实现高精度动态多径延时的方法的各个步骤。
36、该计算机可读存储介质，其主要特点是，其上存储有计算机程序，所述的计算机程序可被处理器执行以实现上述的在信道模拟中实现高精度动态多径延时的方法的各个步骤。
37、采用了本专利技术的信道模拟中实现高精度、动态多径延时的系统、方法、装置、处理器及其计算机可读存储介质，实现对更大带宽无线信道仿真实现更高精度的多径延时，确保了时延分辨率和准确度，提升了信道模拟过程的多径仿真性能。在径延时处理模块中，使用多ram串联可提高ram深度，从而有效提高最大延时数，使用reg delay可以提高时延分辨率。fpga运用高速时钟可以得到更高的数据采样率，从而增大信道仿真带宽。
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1.一种信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的系统包括：
2.根据权利要求1所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的径延时处理模块包括串联的多个Ultra-RAM，对每个Ultra-RAM由自增的写地址写入输入数据，引入新的1bit的扩展地址，使每个UltraRAM地址对应的双流水线模式的两个32bit数据，得到UltraRAM的读地址。
3.根据权利要求2所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的径延时处理模块自增的写地址，具体为：
4.根据权利要求2所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的径延时处理模块得到RAM的读地址，具体为：
5.根据权利要求1所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的系数下发与处理模块在仿真开始前提前存储静态延时系数，在仿真开始后通过外部模块定时发送小部分动态延时系数与更新信号。
6.根据权利要求1所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的输出数据R
7.一种基于权利要求1所述的系统实现信道模拟中进行高精度、动态多径延时的方法，其特征在于，所述的方法包括以下步骤：
8.根据权利要求1所述的在信道模拟中实现高精度动态多径延时的方法，其特征在于，所述的步骤(1)具体包括以下步骤：
9.根据权利要求1所述的在信道模拟中实现高精度动态多径延时的方法，其特征在于，所述的步骤(2)具体包括以下步骤：
10.根据权利要求1所述的在信道模拟中实现高精度动态多径延时的方法，其特征在于，所述的步骤(3)具体包括以下步骤：
11.一种用于实现信道模拟中进行高精度、动态多径延时的装置，其特征在于，所述的装置包括：
12.一种用于实现信道模拟中进行高精度、动态多径延时的处理器，其特征在于，所述的处理器被配置成执行计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现权利要求7至10中任一项所述的在信道模拟中实现高精度动态多径延时的方法的各个步骤。
13.一种计算机可读存储介质，其特征在于，其上存储有计算机程序，所述的计算机程序可被处理器执行以实现权利要求7至10中任一项所述的在信道模拟中实现高精度动态多径延时的方法的各个步骤。
...【技术特征摘要】
1.一种信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的系统包括：
2.根据权利要求1所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的径延时处理模块包括串联的多个ultra-ram，对每个ultra-ram由自增的写地址写入输入数据，引入新的1bit的扩展地址，使每个ultraram地址对应的双流水线模式的两个32bit数据，得到ultraram的读地址。
3.根据权利要求2所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的径延时处理模块自增的写地址，具体为：
4.根据权利要求2所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的径延时处理模块得到ram的读地址，具体为：
5.根据权利要求1所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的系数下发与处理模块在仿真开始前提前存储静态延时系数，在仿真开始后通过外部模块定时发送小部分动态延时系数与更新信号。
6.根据权利要求1所述的信道模拟中实现高精度、动态多径延时的系统，其特征在于，所述的输出数据reg-delay模块中的1bit扩展地址的写地址与读地址对应。
【专利技术属性】
技术研发人员：朱天宁，
申请(专利权)人：创远信科上海技术股份有限公司，
类型：发明
国别省市：
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