【技术实现步骤摘要】
本申请属于fpga，尤其涉及一种fpga综合工具多路选择器单元的逻辑化简方法和装置。
技术介绍
1、逻辑综合是fpga eda软件设计流程中一个重要的步骤，它是将用户输入的行为级或寄存器传输级（rtl）的verilog/vhdl电路文件，转化成由fpga基本逻辑单元如查找表（lut）和触发器（ff）组成的网表文件。fpga逻辑综合包含两个阶段：综合和映射。综合是将行为级或rtl的电路文件，转化成由门电路组成的逻辑网表；映射是将门电路组成的逻辑网表，映射成由fpga基本逻辑单元组成的网表文件。
2、面积，即资源数量是fpga逻辑综合工具的一个重要指标。减少fpga逻辑综合后的的资源数量，对提高fpga软件的布通率和时序性能十分重要的作用。多路选择器(mux)单元是fpga综合网表中基础的逻辑单元之一。对fpga复杂应用电路综合后的电路网表，通常包含大量的mux单元。许多mux单元是可以根据输入信号和层次结构进行逻辑化简。
3、因此，有必要对综合工具进行改进，使得逻辑综合工具可以对mux单元进行有效的化简，减少逻辑资源的消耗。
技术实现思路
1、本申请公开了一种fpga综合工具多路选择器单元的逻辑化简方法和装置，能够快速且准确地化简多路选择器单元，合并多路选择器单元层次结构中具有相同信号的分支，减少多路选择器单元的数量。
2、本申请的其他目的和优点可以从本申请所揭露的技术特征中得到进一步的了解。
3、为达上述之一或部分或全部目的或其他目的
4、在一种实现方式中，若多路选择器单元的输入a端信号、输入b端信号以及输入s端信号中一种或多种信号为常量信号，则对多路选择器单元进行基本逻辑化简。
5、在一种实现方式中，多路选择器单元基本逻辑化简包括，若多路选择器单元的输入s端信号为常量信号0，则将多路选择器单元的输出信号用多路选择器单元输入a端信号代替，并删除多路选择器单元；若多路选择器单元的输入s端信号为常量信号1，则将多路选择器单元的输出信号用多路选择器单元输入b端信号代替，并删除多路选择器单元；若多路选择器单元的输入a端信号为常量信号0且多路选择器单元的输入b端信号为常量信号1，则将多路选择器单元的输出信号用多路选择器单元输入s端信号代替，并删除多路选择器单元；若多路选择器单元的输入a端信号为常量信号1且多路选择器单元的输入b端信号为常量信号0，则将多路选择器单元的类型修改为not，并将多路选择器单元的输入a端信号用输入s端信号代替；若多路选择器单元的输入a端信号为常量信号0且多路选择器单元的输入b端信号为常量信号0，则将多路选择器单元的输出信号用常量信号0代替，并删除多路选择器单元；若多路选择器单元的输入a端信号为常量信号1且多路选择器单元的输入b端信号为常量信号1，则将多路选择器单元的输出信号用常量信号1代替，并删除多路选择器单元；若多路选择器单元的输入a端信号为常量信号0，则将多路选择器单元的类型修改为and，并将多路选择器单元的输入a端信号用输入s端信号代替；若多路选择器单元的输入b端信号为常量信号1，则将多路选择器单元的类型修改为or，并将多路选择器单元的输入b端信号用输入s端信号代替；若多路选择器单元的输入a端信号和多路选择器单元的输入b端信号相同，则将多路选择器单元的输出信号用多路选择器单元输入a端信号代替，并删除多路选择器单元。
6、在一种实现方式中，合并多路选择器单元单层级结构中具有相同信号的分支，包括，从逻辑单元输出信号映射集合中获取输出信号为多路选择器单元输入a端信号的逻辑单元c1，若逻辑单元c1的类型为多路选择器，且逻辑单元c1的输入b端信号与多路选择器单元输入b端信号相同，则新建一个or类型的逻辑单元or1，并用多路选择器单元的输入s端信号和逻辑单元c1的输入s端信号作为逻辑单元or1的输入信号；将多路选择器单元的输入s端信号用逻辑单元or1的输出信号代替，将多路选择器单元的输入a端信号用逻辑单元c1的输入a端信号代替。
7、在一种实现方式中，方法还包括，从逻辑单元输出信号映射集合中获取输出信号为多路选择器单元输入a端信号的逻辑单元c1，若逻辑单元c1的类型为多路选择器，且逻辑单元c1的输入a端信号与多路选择器单元的输入b端信号相同，则新建一个or类型的逻辑单元or1，并用多路选择器单元的输入s端信号和逻辑单元c1的输入s端信号的取反信号作为逻辑单元or1的输入信号；将多路选择器单元的输入s端信号用逻辑单元or1的输出信号代替，将多路选择器单元的输入a端信号用逻辑单元c1的输入b端信号代替。
8、在一种实现方式中，方法还包括，从逻辑单元输出信号映射集合中获取输出信号为多路选择器单元输入b端信号的逻辑单元c2，若逻辑单元c2的类型为多路选择器，且逻辑单元c2的输入a端信号与多路选择器单元输入a端信号相同，则新建一个and类型的逻辑单元and1，并用多路选择器单元的输入s端信号和逻辑单元c2的输入s端信号作为逻辑单元and1的输入信号；将多路选择器单元的输入s端信号用逻辑单元and1的输出信号代替，将多路选择器单元的输入b端信号用逻辑单元c2的输入b端信号代替。
9、在一种实现方式中，方法还包括，从逻辑单元输出信号映射集合中获取输出信号为多路选择器单元输入b端信号的逻辑单元c2，若逻辑单元c2的类型为多路选择器，且逻辑单元c2的输入b端信号和多路选择器单元输入a端信号相同，则新建一个and类型的逻辑单元and1，并用多路选择器单元的输入s端信号和逻辑单元c2的输入s端信号的取反信号作为逻辑单元and1的输入信号；将多路选择器单元的输入s端信号用逻辑单元and1的输出信号代替，将多路选择器单元的输入b端信号用逻辑单元c2的输入a端信号代替。
10、在一种实现方式中，合并多路选择器单元层次结构中左右两个多路选择器具有相同信号的分支，包括，从逻辑单元输出信号映射集合中获取输出信号与多路选择器单元c的输入a端信号相同的逻辑单元c1，以及输出信号与多路选择器单元c的输入b端信号相同的逻辑单元c2；若逻辑单元c1和逻辑单元c2的类型都为多路选择器，且逻辑单元c1和逻辑单元c2具有至少两个相同信号的分支，则合并逻辑单元c1和逻辑单元c2相同信号的分支。
11、在一种实现方式中，方法还包括，若逻辑单元c1的输入s端信号和逻辑单元c2的输入s端信号相同，且逻辑单元c1的输入a端信号和逻辑单元c2的输本文档来自技高网...
【技术保护点】
1.一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法包括：
2.根据权利要求1所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，若所述多路选择器单元的输入A端信号、输入B端信号以及输入S端信号中一种或多种信号为常量信号，则对所述多路选择器单元进行基本逻辑化简。
3.根据权利要求2所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述多路选择器单元基本逻辑化简包括，
4.根据权利要求1所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述合并多路选择器单元单层级结构中具有相同信号的分支，包括，
5.根据权利要求1或4任一项所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法还包括，
6.根据权利要求1所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法还包括，
7.根据权利要求1或6任一项所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法还包括，
8.
9.根据权利要求8所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法还包括，
10.根据权利要求8或9任一项所述的一种FPGA综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法还包括，
11.一种FPGA综合工具多路选择器单元的逻辑化简装置，其特征在于，所述装置包括：
12.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有程序代码，所述程序代码被处理器调用执行如权利要求1-10任一项所述的FPGA综合工具多路选择器单元的逻辑化简方法。
13.一种电子设备，其特征在于，包括一个或多个处理器；
...【技术特征摘要】
1.一种fpga综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法包括：
2.根据权利要求1所述的一种fpga综合工具多路选择器单元的逻辑化简方法，其特征在于，若所述多路选择器单元的输入a端信号、输入b端信号以及输入s端信号中一种或多种信号为常量信号，则对所述多路选择器单元进行基本逻辑化简。
3.根据权利要求2所述的一种fpga综合工具多路选择器单元的逻辑化简方法，其特征在于，所述多路选择器单元基本逻辑化简包括，
4.根据权利要求1所述的一种fpga综合工具多路选择器单元的逻辑化简方法，其特征在于，所述合并多路选择器单元单层级结构中具有相同信号的分支，包括，
5.根据权利要求1或4任一项所述的一种fpga综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法还包括，
6.根据权利要求1所述的一种fpga综合工具多路选择器单元的逻辑化简方法，其特征在于，所述方法还包括，
7.根据权利要求1...
【专利技术属性】
技术研发人员：刘洋，蔡刚，魏育成，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：
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