【技术实现步骤摘要】
本专利技术涉及集成电路设计领域，具体来说，涉及一种高安全性的芯片扫描链测试模式电路及进入方法。
技术介绍
1、芯片在扫描链测试模式下，内部几乎所有的寄存器以串联的方式连接到一起，它们的值可通过移位的方式从pad移入和移出，这样我们就可以通过扫描链配置和观测芯片内部任意寄存器的值，这将给芯片带来安全隐患。
2、现有的扫描链测试模式进入方式主要有两种，一种是在特定引脚施加固定电平，这种方式过于简单，极易被他人利用扫描链从外部攻击芯片，窃取芯片内部信息；一种是复用jtag端口，通过配置指令寄存器（instruction reg）和数据寄存器（data reg）进入扫描链测试模式，相较于第一种方式，这种方式安全性大大提升，但仍有改进空间。
3、本文提供的背景描述用于总体上呈现本公开的上下文的目的。除非本文另外指示，在该章节中描述的资料不是该申请的权利要求的现有技术并且不要通过包括在该章节内来承认其成为现有技术。
技术实现思路
1、针对相关技术中的上述技术问题，本专利技术提出一种高安全性的芯片扫描链测试模式电路及进入方法。
2、为实现上述专利技术目的，本专利技术采用如下技术方案：
3、第一方面，本专利技术提供了一种高安全性的芯片扫描链测试模式电路，所述芯片扫描链测试模式电路包括边界扫描测试接口、边界扫描测试接口控制器、数据寄存器、第一数据选择器、第二数据选择器、指令译码器和指令寄存器；所述边界扫描测试接口，用于接收测试数据和输出测试数据；所述边
4、所述边界扫描测试接口与边界扫描测试接口控制器、数据寄存器及指令寄存器相连；所述指令寄存器通过指令译码器与数据寄存器相连；所述数据寄存器及数据解码器与第一数据选择器相连；边界扫描测试接口控制器、指令寄存器及第一数据选择器与第二数据选择器相连；第二数据选择器与边界扫描测试接口相连；
5、指令寄存器中打入的指令经过指令译码器译码后产生控制信号去控制数据寄存器以及第一数据选择器；
6、所述边界扫描测试接口包括测试数据输入端、测试数据输出端、测试模式选择端、测试时钟端及测试复位端。
7、具体的，所述边界扫描测试接口控制器为有限状态转换机，产生所述指令寄存器和所述数据寄存器的控制信号，控制所述指令寄存器和所述数据寄存器捕获、移位和更新数据。
8、具体的，所述测试模式选择端拉高5个时钟周期可视为复位信号使所述边界扫描测试接口控制器进入复位状态。
9、具体的，所述测试复位端用于发送复位信号使所述边界扫描测试接口控制器进入复位状态。
10、具体的，所述数据寄存器还包括旁路寄存器，所述旁路寄存器为1-bit。
11、具体的，所述数据寄存器还包括设备标志寄存器，所述设备标志寄存器为32-bit。
12、具体的，所述测试寄存器中每级测试用寄存器为1bit或多bit寄存器。
13、具体的，所述通过所述指令寄存器和所述编解码模块打开所述测试用寄存器的读写权限具体为：当上一等级的测试用寄存器的值全部配置正确后才能获得下一等级的测试用寄存器的读写权限，当最后等级的测试用寄存器的值全部配置正确后才能经过编解码模块决定芯片是否进入扫描链路模式。
14、具体的，所述当上一等级的测试用寄存器的值全部配置正确后才能获得下一等级的测试用寄存器的读写权限，当最后等级的测试用寄存器的值全部配置正确后才能经过编解码模块决定芯片是否进入扫描链路模式具体包括：所述测试用寄存器包括第一级测试用寄存器、第二级测试用寄存器、第一编解码模块及第二编解码模块；所述第一级测试用寄存器包含 n个寄存器组，第二级测试用寄存器包含 m个寄存器组；通过指令寄存器打开第一级测试用寄存器的读写权限，当第一级测试用寄存器配置为正确的值后，第一编解码模块产生第二级测试用寄存器读写使能信号与指令寄存器共同作用打开第二级测试用寄存器的读写权限，当第二级测试用寄存器配置为正确的值后，第二编解码模块产生扫描链测试使能信号，芯片进入扫描链测试模式；其中m,n均为大于等于3的正整数。
15、第二方面，本专利技术提供了一种高安全性的芯片扫描链测试模式进入方法，基于第一方面任一项所述的高安全性的芯片扫描链测试模式电路，所述方法包括以下步骤：
16、state1，测试复位端信号为低电平，边界扫描测试接口控制器、指令寄存器和数据寄存器处于复位状态，此状态下无法从测试数据输入端串行载入数据或指令，指令寄存器和数据寄存器的输出保持复位值；
17、state2，测试复位端信号拉高，通过测试模式选择端信号和测试时钟端控制边界扫描测试接口控制器进行状态转换；
18、state3，边界扫描测试接口控制器处于shift-ir状态时保持测试模式选择端的值不变，从测试数据输入端串行载入特定指令，当状态机切换到update-ir状态时可打开特定的第一级测试用寄存器的读写权限；
19、state4，在shift-dr状态下从测试数据输入端串行载入测试数据，用来配置第一级测试用寄存器,循环state3至state4，直至第一级测试用寄存器中寄存器组中的值全部配置完毕，芯片获取到第二级测试用寄存器的读写权限；
20、state5，边界扫描测试接口控制器tap controller处于shift-ir状态时保持测试模式选择端的值不变，从测试数据输入端串行载入特定指令，当状态机切换到update-ir状态时可打开特定的第二级测试用寄存器的读写权限；
21、state6，在shift-dr状态下从测试数据输入端tdi串行载入测试数据，用来配置第二级测试用寄存器，循环state5至state6，直至第二级测试用寄存器中寄存器组中的值全部配置完毕；
22、state7，芯片进入扫描链测试模式。
23、本专利技术将测试用寄存器分成两个或多个等级，并且每一个等级由一组或多组1bit或多bit的寄存器构成，只有上一个等级的寄存器的值全部配置正确后才可获得下一个等级的寄存器的读写权限，最后一个等级的寄存器的值经过编解码模块后决定芯片是进入扫描链测试模式还是其他测试模式，增大扫描链测试模式进入难度，提高芯片安全性能。
24、本专利技术复用jtag端口，减少测试所需引脚数，增大扫描链测试模式进入难度，提高芯片安全性能。
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1.一种高安全性的芯片扫描链测试模式电路，所述芯片扫描链测试模式电路包括边界扫描测试接口、边界扫描测试接口控制器、数据寄存器、第一数据选择器、第二数据选择器、指令译码器和指令寄存器；所述边界扫描测试接口，用于接收测试数据和输出测试数据；所述边界扫描接口控制器用于产生所述指令寄存器和所述数据寄存器的控制信号，控制所述指令寄存器和所述数据寄存器捕获、移位和更新数据；所述指令寄存器用来存储要执行的指令，所述指令译码器对要执行的指令进行编解码；所述数据寄存器包括边界扫描寄存器及测试寄存器；所述边界扫描寄存器用于边界扫描测试；其特征在于，所述测试寄存器包括N级测试用寄存器及M个编解码模块，每级测试用寄存器由一组或多组寄存器构成，所述编解码模块用于产生每级测试用寄存器的读写使能信号；通过所述指令寄存器和所述编解码模块打开所述测试用寄存器的读写权限；其中M等于N，N为大于等于2的正整数；
2.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述边界扫描测试接口控制器为有限状态转换机，产生所述指令寄存器和所述数据寄存器的控制信号，控制所述指令寄存器和所述数据寄存器捕获、移位和
3.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述测试模式选择端拉高5个时钟周期可视为复位信号使所述边界扫描测试接口控制器进入复位状态。
4.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述测试复位端用于发送复位信号使所述边界扫描测试接口控制器进入复位状态。
5.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述数据寄存器还包括旁路寄存器，所述旁路寄存器为1-bit。
6.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述数据寄存器还包括设备标志寄存器，所述设备标志寄存器为32-bit。
7.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述测试寄存器中每级测试用寄存器为1bit或多bit寄存器。
8.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述当上一等级的测试用寄存器的值全部配置正确后才能获得下一等级的测试用寄存器的读写权限，当最后等级的测试用寄存器的值全部配置正确后才能经过编解码模块决定芯片是否进入扫描链路模式具体包括：所述测试用寄存器包括第一级测试用寄存器、第二级测试用寄存器、第一编解码模块及第二编解码模块；所述第一级测试用寄存器包含 n个寄存器组，第二级测试用寄存器包含 m个寄存器组；通过指令寄存器打开第一级测试用寄存器的读写权限，当第一级测试用寄存器配置为正确的值后，第一编解码模块产生第二级测试用寄存器读写使能信号与指令寄存器共同作用打开第二级测试用寄存器的读写权限，当第二级测试用寄存器配置为正确的值后，第二编解码模块产生扫描链测试使能信号，芯片进入扫描链测试模式；其中m,n均为大于等于3的正整数。
9.一种高安全性的芯片扫描链测试模式进入方法，基于权利要求1-8任一项所述的高安全性的芯片扫描链测试模式电路，其特征在于，所述方法包括以下步骤：
...【技术特征摘要】
1.一种高安全性的芯片扫描链测试模式电路，所述芯片扫描链测试模式电路包括边界扫描测试接口、边界扫描测试接口控制器、数据寄存器、第一数据选择器、第二数据选择器、指令译码器和指令寄存器；所述边界扫描测试接口，用于接收测试数据和输出测试数据；所述边界扫描接口控制器用于产生所述指令寄存器和所述数据寄存器的控制信号，控制所述指令寄存器和所述数据寄存器捕获、移位和更新数据；所述指令寄存器用来存储要执行的指令，所述指令译码器对要执行的指令进行编解码；所述数据寄存器包括边界扫描寄存器及测试寄存器；所述边界扫描寄存器用于边界扫描测试；其特征在于，所述测试寄存器包括n级测试用寄存器及m个编解码模块，每级测试用寄存器由一组或多组寄存器构成，所述编解码模块用于产生每级测试用寄存器的读写使能信号；通过所述指令寄存器和所述编解码模块打开所述测试用寄存器的读写权限；其中m等于n，n为大于等于2的正整数；
2.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述边界扫描测试接口控制器为有限状态转换机，产生所述指令寄存器和所述数据寄存器的控制信号，控制所述指令寄存器和所述数据寄存器捕获、移位和更新数据。
3.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述测试模式选择端拉高5个时钟周期可视为复位信号使所述边界扫描测试接口控制器进入复位状态。
4.根据权利要求1所述的芯片扫描链测试模式电路，其特征在于，所述测试复位端用于发送复位信号使所述边界扫描测试接口控制器进入复位状态。
【专利技术属性】
技术研发人员：李昌盛，黄嵩人，李卓，聂仲武，谢城芳，
申请(专利权)人：湖南进芯电子科技有限公司，
类型：发明
国别省市：
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