【技术实现步骤摘要】
本专利技术涉及半导体器件及工艺制造领域，特别是涉及一种功率半导体器件的制造方法。
技术介绍
1、功率半导体器件中，以某低压sgt（分离栅沟槽型器件）产品的栅源驱动电流igss失效分析显示有栅极多晶硅的残留缺陷，如图1所示，图中多晶硅残留在沟槽表面区域，形成缺陷。分析原因是栅极多晶硅在淀积和刻蚀的过程中有杂质落在衬底表面，导致在对多晶硅层进行刻蚀时在杂质区域的刻蚀被杂质挡住使得对多晶硅的刻蚀失效，刻蚀结束后该处本应被刻蚀去除的多晶硅残留，形成缺陷，是引起igss失效的主要因素。
2、现有的对多晶硅的刻蚀工艺主要是在衬底上形成沟槽并生长氧化膜后，淀积多晶硅填充满沟槽及覆盖衬底表面，然后对所述的多晶硅进行回刻。回刻采用干法刻蚀工艺，先进行预备刻蚀（breakthrough），主要是通过cf4刻蚀气体刻蚀10～18s，以去除多晶硅表面的可能存在的少量的氧化硅，然后进行主刻蚀工艺，刻蚀气体为cl2/sf6/he，主刻蚀步骤刻蚀多晶硅，刻蚀速率较快，再采用cl2/hbr/he刻蚀气体进行终点探测性刻蚀，最后在氧气氛围下采用刻蚀气体cl2/hbr进行过刻蚀工艺以保证多晶硅被刻蚀干净。由于主刻蚀工艺步骤和刻蚀终点探测步骤刻蚀量大工艺时长较长，容易产生缺陷，该刻蚀工艺仍不能保证将沟槽内的多晶硅刻蚀干净，在某些情况下造成多晶硅残留，使得制备的器件失效。
技术实现思路
1、本专利技术所要解决的技术问题在于提供一种功率半导体器件的制造方法。
2、为解决上述问题，本专利技术提供一种功
3、在半导体衬底上刻蚀形成功率半导体器件的栅极沟槽，然后在所述半导体衬底表面整体形成一层氧化层；
4、在所述的沟槽内淀积一层多晶硅，所述多晶硅将所述的沟槽全部填满并覆盖所述的半导体衬底的表面；
5、进行全局的cmp研磨工艺，对所述半导体衬底表面的多晶硅进行研磨，研磨至所述的氧化层表面停止，去除表面的全部多晶硅；
6、进行氧化层刻蚀工艺，去除多晶硅表面可能存在的氧化层；
7、进行多晶硅刻蚀工艺，将所述的多晶硅继续进行过刻蚀，确保表面的多晶硅刻蚀干净。
8、进一步地，所述的半导体衬底包含硅衬底、锗硅衬底、氮化镓衬底、碳化硅衬底。
9、进一步地，所述的氧化层刻蚀工艺，采用cf4气体进行刻蚀，工艺时长为3～10s。
10、进一步地，所述的多晶硅刻蚀工艺采用干法刻蚀工艺。
11、进一步地，对所述的多晶硅进行过刻蚀，刻蚀气体氛围采用cl2、hbr和o2的混合气体，确保表面的多晶硅刻蚀干净。
12、进一步地，所述的多晶硅在过刻蚀完成之后，表面多晶硅凹陷控制在1000å以内。
13、本专利技术所述的功率半导体器件的制造方法，在多晶硅淀积完成之后，直接进行全局的cmp工艺将表面的多晶硅全部研磨去除，然后采用减少刻蚀量的干法刻蚀工艺对多晶硅的表面进行刻蚀，这样可以把芯片内部区域的多晶硅刻蚀干净，同时还省略了传统工艺中的主刻蚀工艺及终点检测刻蚀工艺等刻蚀周期长的步骤，降低工艺时长，且减少了栅介质层的刻蚀损失。
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1.一种功率半导体器件的制造方法，其特征在于：包含如下的工艺步骤：
2.如权利要求1所述的功率半导体器件的制造方法，其特征在于：所述的半导体衬底包含硅衬底、锗硅衬底、氮化镓衬底、碳化硅衬底。
3.如权利要求1所述的功率半导体器件的制造方法，其特征在于：所述的氧化层刻蚀工艺，采用CF4气体进行刻蚀，工艺时长为3～10S。
4.如权利要求1所述的功率半导体器件的制造方法，其特征在于：所述的多晶硅刻蚀工艺采用干法刻蚀工艺。
5.如权利要求1所述的功率半导体器件的制造方法，其特征在于：对所述的多晶硅进行过刻蚀，刻蚀气体氛围采用Cl2、HBr和O2的混合气体，确保表面的多晶硅刻蚀干净。
6.如权利要求1所述的功率半导体器件的制造方法，其特征在于：所述的多晶硅在过刻蚀完成之后，表面多晶硅凹陷控制在1000Å以内。
7.如权利要求1所述的功率半导体器件，其特征在于：所述的栅极沟槽，可选择性地在沟槽下部制作屏蔽栅极，然后淀积隔离介质层，再在栅极沟槽上部制作器件栅极。
【技术特征摘要】
1.一种功率半导体器件的制造方法，其特征在于：包含如下的工艺步骤：
2.如权利要求1所述的功率半导体器件的制造方法，其特征在于：所述的半导体衬底包含硅衬底、锗硅衬底、氮化镓衬底、碳化硅衬底。
3.如权利要求1所述的功率半导体器件的制造方法，其特征在于：所述的氧化层刻蚀工艺，采用cf4气体进行刻蚀，工艺时长为3～10s。
4.如权利要求1所述的功率半导体器件的制造方法，其特征在于：所述的多晶硅刻蚀工艺采用干法刻蚀工艺。
【专利技术属性】
技术研发人员：尹振忠，施凯，张娟，高斌，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：
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