【技术实现步骤摘要】
本专利技术涉及集成电路，特别涉及一种高线性度数字化延迟电路。
技术介绍
1、反相器延迟线是一种常用于数字电路的延迟技术，通过级联一系列反相器引入可控的时间延迟。反相器延迟线包括固定反相器延迟线、可编程延迟线、环形振荡器延迟线和差分反相器延迟线等多种形式。以上技术在结构上简单且易于实现，但存在温度和电压敏感性、对噪声和电磁干扰的敏感性、功耗问题、延迟时间精度限制以及集成电路设计复杂性等不足。在需要高精度、高稳定性和低功耗的应用中，通常需要结合其他技术手段（例如温度补偿电路和低噪声设计）来弥补这些不足，以实现更优的性能。
2、如图1所示，是一种传统数字延迟控制电路的电路原理图，该数字延迟控制电路是通过控制第一个反相器的输出端，也就是pm1的漏极和nm1的源极的阻抗值来实现延迟的控制。当输出节点的容值较大时，对输出节点的充放电速度就会变慢，反之亦然。其中，接入容值大小和输出延迟的关系如图2所示，可见，接入容值大小和输出延迟是正相关的。然而，以上控制延迟的方法的线性度并不优秀。可从图2读出：相邻控制码值所控制的延迟增量有着较大的波动，从2.78ps到3.3ps。
技术实现思路
1、本专利技术的目的在于对数字电路的延迟实现高线性度控制，增大对延迟的可控度。为此，提供一种高线性度数字化延迟电路。
2、为了实现上述专利技术目的，本专利技术实施例提供了以下技术方案：
3、一种高线性度数字化延迟电路，包括pmos管pm1、延迟修调开关组、反相器电路和修调电容阵列，
4、进一步地，所述修调电容阵列包括并联设置的电容c1、电容c2和电容c3，所述电容c1、电容c2和电容c3的上极板均与所述pmos管pm1的漏极相连接，所述电容c1、电容c2和电容c3的上极板还与所述反相器电路相连接。
5、进一步地，所述延迟修调开关组包括nmos管nm1、nmos管nm2和nmos管nm3，所述nmos管nm1的漏极与所述电容c1的下极板电连接，所述nmos管nm2的漏极与所述电容c2的下极板电连接，所述nmos管nm3的漏极与所述电容c3的下极板电连接，所述nmos管nm1、nmos管nm2和nmos管nm3的源极均与所述反相器电路相连接并接地，所述nmos管nm1、nmos管nm2和nmos管nm3的栅极与外部修调码值相连接。
6、进一步地，所述反相器电路包括pmos管pm2和nmos管nm4，所述pmos管pm2的源极分别与所述pmos管pm1的漏极、电容c1的上极板、电容c2的上极板和电容c3的上极板电连接，所述nmos管nm4的源极分别与所述nmos管nm1、nmos管nm2和nmos管nm3的源极电连接并接地。
7、进一步地，所述nmos管nm4的漏极与所述pmos管pm2的漏端相连接，并连接于所述out节点。
8、进一步地，所述pmos管pm2的栅极与所述nmos管nm4的栅极相连接，并连接于所述in节点。
9、进一步地，所述pmos管pm1的栅极与高电平相连接并保持常开状态。
10、与现有技术相比，本专利技术的有益效果：
11、本专利技术通过将pmos管pm1的源极与电源vdd相连接、漏极分别与反相器电路和修调电容阵列相连接，所述延迟修调开关组的一端与修调电容阵列相连接、另一端与反相器电路相连接并接地，所述反相器电路的输入端设有in节点、输出端设有out节点，所述修调电容阵列与所述反相器电路相连接。由于引入了修调电容阵列，从而能对数字电路的延迟实现高线性度控制，并增大了对延迟的可控度。
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1.一种高线性度数字化延迟电路，其特征在于，包括PMOS管PM1、延迟修调开关组、反相器电路和修调电容阵列，所述PMOS管PM1的源极与电源VDD相连接、漏极分别与反相器电路和修调电容阵列相连接，所述延迟修调开关组的一端与修调电容阵列相连接、另一端与反相器电路相连接并接地，所述反相器电路的输入端设有IN节点、输出端设有OUT节点，所述修调电容阵列与所述反相器电路相连接。
2.根据权利要求1所述的一种高线性度数字化延迟电路，其特征在于，所述修调电容阵列包括并联设置的电容C1、电容C2和电容C3，所述电容C1、电容C2和电容C3的上极板均与所述PMOS管PM1的漏极相连接，所述电容C1、电容C2和电容C3的上极板还与所述反相器电路相连接。
3.根据权利要求2所述的一种高线性度数字化延迟电路，其特征在于，所述延迟修调开关组包括NMOS管NM1、NMOS管NM2和NMOS管NM3，所述NMOS管NM1的漏极与所述电容C1的下极板电连接，所述NMOS管NM2的漏极与所述电容C2的下极板电连接，所述NMOS管NM3的漏极与所述电容C3的下极板电连接，所述NMOS管NM
4.根据权利要求3所述的一种高线性度数字化延迟电路，其特征在于，所述反相器电路包括PMOS管PM2和NMOS管NM4，所述PMOS管PM2的源极分别与所述PMOS管PM1的漏极、电容C1的上极板、电容C2的上极板和电容C3的上极板电连接，所述NMOS管NM4的源极分别与所述NMOS管NM1、NMOS管NM2和NMOS管NM3的源极电连接并接地。
5.根据权利要求4所述的一种高线性度数字化延迟电路，其特征在于，所述NMOS管NM4的漏极与所述PMOS管PM2的漏端相连接，并连接于所述OUT节点。
6.根据权利要求4所述的一种高线性度数字化延迟电路，其特征在于，所述PMOS管PM2的栅极与所述NMOS管NM4的栅极相连接，并连接于所述IN节点。
7.根据权利要求1-6任一项所述的一种高线性度数字化延迟电路，其特征在于，所述PMOS管PM1的栅极与高电平相连接并保持常开状态。
...【技术特征摘要】
1.一种高线性度数字化延迟电路，其特征在于，包括pmos管pm1、延迟修调开关组、反相器电路和修调电容阵列，所述pmos管pm1的源极与电源vdd相连接、漏极分别与反相器电路和修调电容阵列相连接，所述延迟修调开关组的一端与修调电容阵列相连接、另一端与反相器电路相连接并接地，所述反相器电路的输入端设有in节点、输出端设有out节点，所述修调电容阵列与所述反相器电路相连接。
2.根据权利要求1所述的一种高线性度数字化延迟电路，其特征在于，所述修调电容阵列包括并联设置的电容c1、电容c2和电容c3，所述电容c1、电容c2和电容c3的上极板均与所述pmos管pm1的漏极相连接，所述电容c1、电容c2和电容c3的上极板还与所述反相器电路相连接。
3.根据权利要求2所述的一种高线性度数字化延迟电路，其特征在于，所述延迟修调开关组包括nmos管nm1、nmos管nm2和nmos管nm3，所述nmos管nm1的漏极与所述电容c1的下极板电连接，所述nmos管nm2的漏极与所述电容c2的下极板电连接，所述nmos管nm3的漏极与所述电容c3的下极板电连接，所述nmos管n...
【专利技术属性】
技术研发人员：高一凡，郭文涛，
申请(专利权)人：芯聚威科技成都有限公司，
类型：发明
国别省市：
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