【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体集成电路领域，具体是低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法。
技术介绍
1、“6g”通信技术的持续发展，对射频、混合模式(如ad/da数据转换器)集成电路的低噪声、精密匹配、非线性校准、无介电迟滞等特性提出了更高要求，同时工艺技术中集成的无源器件的精度也愈来愈重要，已经成为影响电路和系统最终精度的决定性因素。
2、随着多晶硅材料电学特性深入研究和多晶硅中载流子输运模型不断优化，集成多晶电容器以其良好的匹配特性，被广泛应用于低失调电压运放、压控振荡器、压控调频器、ad/da数据转换器等射频、混合信号等高性能集成电路设计中。但是多晶电容器的电应力、热应力和迟滞效应加剧了集成电路内非线性误差和失配误差，严重影响了集成电路中信号处理精度。
3、另一方面，在射频和模拟混合信号集成电路工艺技术中已经广泛采用metal-insulator-metal，polysicide-insulator-metal等结构电容，这些集成电容器虽然可以通过消除多晶硅耗尽效应改善电容器的非线性，但是受到工艺热预算的限制，电容介质材料缺陷较多，导致器件介电强度低、漏电大、功耗高，尤其不适用于深空、深海、极地等特殊环境。另一方面，这些结构的集成电容器二阶电压系数qvcc具有单一性，由于金属溅射和多晶硅化等工艺误差的影响，电容器电压系数批次内和批次间差异较大，这将导致片内集成电容器精密匹配性差，片间和批次间均匀性和稳定性低，最终会严重影响这些集成电路的精密匹配性能。
4、单纯通过电路架构优化的校准
技术实现思路
1、本专利技术的目的是提供低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，包括以下步骤：
2、1)在衬底上制作槽隔离，然后形成n型阱区，p型阱区；
3、2)n型阱区与p型阱区间采用场氧-截止注入隔离或槽隔离；
4、3)在n千埃米的厚场氧化层均匀平坦区域淀积p0埃米电容器下极多晶膜层；
5、4)对电容器下电极多晶膜层通过注入掺杂n型元素方式调整多晶膜层掺杂浓度和杂质分布；依据电路设计需要，在电容器下电极多晶膜层需要的区域通过注入掺杂n型元素方式调整孪生电容元胞c1与c2区域多晶膜层掺杂浓度和杂质分布；
6、形成孪生电容元胞c1与c2的下电极多晶结构；
7、5)将多晶膜层刻蚀出中心对称的元胞，依据工艺需求生长所需厚度的电容介质层，并填充步骤4)形成的孪生电容元胞之间的间隙；形成电容器下极板保护结构；
8、6)在电容介质层上方淀积p1埃米多晶膜层，并完成n型元素注入掺杂；
9、7)采用光刻工艺将多晶膜层刻蚀出与4)步骤形成的电容下电极对应的中心对称的元胞，该多晶膜层作为多晶电容器上极板；
10、8)采用热氧法生长n埃米热氧化层；淀积d1埃米氮化硅介质层形成电容器上极板保护结构；
11、9)完成双极晶体管基区和发射区注入或/和场效应晶体管源漏注入，退火激活；
12、10)金属硅化曝光刻蚀，溅射ti金属薄膜，电容元胞c1和元胞c2多晶硅、其他裸露的硅、多晶硅区域金属硅化后剥离未发生金属硅化反应的金属ti；
13、11)光刻介质层淀积、回流填充平坦化，接触孔刻蚀，钨塞填充和平坦化；
14、12)将电容元胞c1的上电极与电容元胞c2的上电极金属互连；同时将电容元胞c1的下电极与电容元胞c2的下电极金属互连，最终形成twin-combined-bridge架构单元。
15、进一步，完成双极晶体管基区和发射区注入或/和场效应晶体管源漏注入时，mos晶体管栅极或bipolar晶体管发射极多晶膜层不做额外注入掺杂工艺的调整，保持与主工艺条件相同；
16、采用注入掺杂工艺匹配无源器件专用的多晶膜层或双多晶bipolar工艺中的基极多晶膜层的杂质浓度和界面分布；
17、电容元胞c1多晶膜层注入剂量范围1e15cm-2-1e16cm-2，保持多晶膜层界面亚简并态；
18、在电容元胞c2下电极多晶膜层注入剂量范围＞1e16cm-2，保持多晶膜层界面简并态，形成载流子共有化迁移模式。
19、进一步，依据工艺流程设计集成多晶电容器电极多晶薄膜是mos器件必须的栅多晶，或者专门无源器件工艺淀积的多晶层。
20、进一步，制作槽隔离的工艺包括刻蚀和回填工艺。
21、进一步，步骤3)的电容器下极多晶膜层通过低压化学汽相沉积法淀积。
22、步骤7)的多晶膜层通过低压化学汽相沉积法淀积。
23、进一步，注入掺杂n型元素的方法包括光刻注入。
24、进一步，将多晶膜层刻蚀出中心对称的元胞、形成电容器下极板保护结构的工艺包括光刻工艺。
25、进一步，生长n埃米热氧化层时，主工艺温度≤850℃,主工艺时间≤30min。
26、进一步，完成双极晶体管基区和发射区注入或/和场效应晶体管源漏注入的工艺包括bipolar、cmos或bicmos。
27、基于所述低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法的集成电容器，其特征在于：主要包括衬底、隔离槽，n型埋层，p型埋层，n型外延层，n型阱、p型阱、场氧化层、牺牲氧化层、栅氧化层、多晶薄膜层、二氧化硅介质层、氮氧化硅介质层，金属硅化物膜层，金属互连膜层，钝化层；
28、所述衬底位于底部；埋层位于外延层底部；阱区位于外延层表面；
29、所述n型阱与p型阱用隔离槽介质隔离；
30、所述场氧化层、牺牲氧化层、栅氧化层分别覆盖在阱的不同区域；
31、所述双多晶电容器多晶膜层位于n阱上方场氧化层上方；
32、多晶膜层顶面和侧壁覆盖有不同的二氧化硅和氮化硅复合介质层以及高介质系数电容介质层。
33、所述低介电系数填充膜层填充在硅-金属1、多晶硅-金属1、场氧-金属1和多层金属之间的区域。
34、本专利技术的技术效果是毋庸置疑的，本专利技术给出了一种低噪声低失配非线性校准工艺设计与镜像孪生集成电容器制造方法，采用耦合桥连非线性校准工艺设计实现集成多晶电容器连接。在射频和混合信号工作电压范围内，该种集成电容器的电压系数达到＜2ppm/v非线性精度。
35、本专利技术提出的集成电容非线性校准工艺设计和集成方法实现了电容器的高容值密度同时电容元胞c1与电容元胞c2的容值密度相等，并实现了集成电容器的高介电强度、低漏电、低功耗。
36、本专利技术提出的电容孪生元胞掺杂实现了电容元胞的二阶电压系数的镜像特性，即电容元胞c1的二阶电压系数本文档来自技高网...
【技术保护点】
1.低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于，完成双极晶体管基区和发射区注入或/和场效应晶体管源漏注入时，MOS晶体管栅极或Bipolar晶体管发射极多晶膜层不做额外注入掺杂工艺的调整，保持与主工艺条件相同；
3.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：依据工艺流程设计集成多晶电容器电极多晶薄膜是MOS器件必须的栅多晶，或者专门无源器件工艺淀积的多晶层。
4.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：制作槽隔离的工艺包括刻蚀和回填工艺。
5.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：步骤3)的电容器下极多晶膜层通过低压化学汽相沉积法淀积。
6.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：注入掺杂N型元素的方法包括光刻注入
7.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：将多晶膜层刻蚀出中心对称的元胞、形成电容器下极板保护结构的工艺包括光刻工艺。
8.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：生长n埃米热氧化层时，主工艺温度≤850℃,主工艺时间≤30min。
9.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：完成双极晶体管基区和发射区注入或/和场效应晶体管源漏注入的工艺包括Bipolar、CMOS或BiCMOS。
10.基于权利要求1至9任一项所述低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法的集成电容器，其特征在于：主要包括衬底、隔离槽，N型埋层，P型埋层，N型外延层，N型阱、P型阱、场氧化层、牺牲氧化层、栅氧化层、多晶薄膜层、二氧化硅介质层、氮氧化硅介质层，金属硅化物膜层，金属互连膜层，钝化层；
...【技术特征摘要】
【国外来华专利技术】
1.低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于，完成双极晶体管基区和发射区注入或/和场效应晶体管源漏注入时，mos晶体管栅极或bipolar晶体管发射极多晶膜层不做额外注入掺杂工艺的调整，保持与主工艺条件相同；
3.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：依据工艺流程设计集成多晶电容器电极多晶薄膜是mos器件必须的栅多晶，或者专门无源器件工艺淀积的多晶层。
4.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：制作槽隔离的工艺包括刻蚀和回填工艺。
5.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电容器制造方法，其特征在于：步骤3)的电容器下极多晶膜层通过低压化学汽相沉积法淀积。
6.根据权利要求1所述的低噪声非线性校准工艺设计与镜像孪生集成电...
【专利技术属性】
技术研发人员：殷万军，刘玉奎，王志宽，肖添，陈姜龙，张正元，
申请(专利权)人：重庆中科渝芯电子有限公司，
类型：发明
国别省市：
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