【技术实现步骤摘要】
本公开涉及集成电路，尤其涉及一种译码控制电路以及存储器。
技术介绍
1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。
2、在动态随机存取存储器(dynamic random access memory，dram)芯片中，命令地址(command/address，cmd/add或简称为ca)信号既可以作为地址进行采样又可以作为指令进行采样译码。目前，对于dram芯片中的2t cmd信号和nt odt cmd信号来说，两者所使用片选信号的脉冲宽度不同，而且两者对应的操作功能也是不同的；但是在已有的指令译码方案中无法准确区分这两种指令的译码。
技术实现思路
1、本公开提供了一种译码控制电路以及存储器，能够区分2t cmd和nt odt cmd这两种指令，并进行准确译码，同时还可以解决译码出来的命令无法完全覆盖的问题。
2、第一方面，本公开实施例提供了一种译码控制电路，所述译码控制电路包括第一采样电路、第二采样电路、采样判断电路及译码采样电路；其中：所述第一采样电路，用于接收第一时钟信号和第一片选时钟信号，根据所述第一时钟信号对所述第一片选时钟信号进行采样及延迟处理，得到第二片选时钟信号；并根据所述第一片选时钟信号和所述第二片选时钟信号进行或逻辑运算，得到目标片选时钟信号；所述第二采样电路，用
3、在一些实施例中，所述第一时钟信号包括第一时钟偶信号和第一时钟奇信号，所述第一片选时钟信号包括第一片选时钟奇信号和第一片选时钟偶信号；所述第一采样电路包括第一采样逻辑电路和第二采样逻辑电路；其中：所述第一采样逻辑电路，用于根据所述第一时钟偶信号对所述第一片选时钟奇信号进行采样及延迟处理，得到第一子片选时钟信号；并根据所述第一片选时钟奇信号和所述第一子片选时钟信号进行或逻辑运算，得到第一目标片选时钟信号；所述第二采样逻辑电路，用于根据所述第一时钟奇信号对所述第一片选时钟偶信号进行采样及延迟处理，得到第二子片选时钟信号；并根据所述第一片选时钟偶信号和所述第二子片选时钟信号进行或逻辑运算，得到第二目标片选时钟信号。
4、在一些实施例中，所述译码控制电路还包括信号输入电路；其中：所述信号输入电路，用于接收初始片选信号、所述第一时钟偶信号和所述第一时钟奇信号，通过所述第一时钟偶信号对所述初始片选信号进行采样处理，得到第一片选采样信号，并通过所述第一时钟奇信号对所述第一片选采样信号进行采样处理，得到所述第一片选时钟奇信号；以及通过所述第一时钟奇信号对所述初始片选信号进行采样处理，得到第二片选采样信号，并通过所述第一时钟偶信号对所述第二片选采样信号进行采样处理，得到所述第一片选时钟偶信号。
5、在一些实施例中，所述第一采样逻辑电路包括第一子采样电路、第一延迟电路和第一或门；其中：所述第一子采样电路，用于根据所述第一时钟偶信号对所述第一片选时钟奇信号进行采样处理，生成第一中间采样信号；所述第一延迟电路，用于对所述第一中间采样信号进行延迟处理，生成所述第一子片选时钟信号；所述第一或门，用于对所述第一子片选时钟信号和所述第一片选时钟奇信号进行或逻辑运算，得到所述第一目标片选时钟信号；所述第二采样逻辑电路包括第二子采样电路、第二延迟电路和第二或门；其中：所述第二子采样电路，用于根据所述第一时钟奇信号对所述第一片选时钟偶信号进行采样处理，生成第二中间采样信号；所述第二延迟电路，用于对所述第二中间采样信号进行延迟处理，生成所述第二子片选时钟信号；所述第二或门，用于对所述第二子片选时钟信号和所述第一片选时钟偶信号进行或逻辑运算，得到所述第二目标片选时钟信号。
6、在一些实施例中，所述第一片选信号包括第一片选偶信号，所述模式控制信号包括第一模式控制信号和第二模式控制信号，所述第二时钟信号包括第二时钟偶信号和第二时钟奇信号，所述第三时钟信号包括第三时钟偶信号和第三时钟奇信号；所述第二采样电路包括第三采样逻辑电路、第四采样逻辑电路和第五采样逻辑电路；其中：所述第三采样逻辑电路，用于接收所述第一时钟奇信号，并对所述第一时钟奇信号进行延迟逻辑处理，生成第二时钟奇信号和第三时钟奇信号；所述第四采样逻辑电路，用于接收所述第一时钟偶信号，并对所述第一时钟偶信号进行延迟逻辑处理，生成第二时钟偶信号和第三时钟偶信号；所述第五采样逻辑电路，用于根据所述第二时钟奇信号对所述第一片选偶信号进行采样处理，得到第三中间采样信号；根据所述第二模式控制信号、所述第三中间采样信号、所述第二时钟奇信号和所述第三时钟奇信号进行延迟逻辑处理，得到所述第一组片选使能信号；以及根据所述第二时钟偶信号对所述第三中间采样信号进行采样处理，得到第四中间采样信号；根据所述第一模式控制信号、所述第四中间采样信号、所述第二时钟偶信号和所述第三时钟偶信号进行延迟逻辑处理，得到所述第二组片选使能信号。
7、在一些实施例中，所述第三采样逻辑电路包括第三延迟电路、第四延迟电路和第五延迟电路；其中：所述第三延迟电路，用于对所述第一时钟奇信号进行延迟处理，得到第一时钟延迟奇信号；所述第四延迟电路，用于将所述第一时钟延迟奇信号进行延迟逻辑运算，生成所述第二时钟奇信号；所述第五延迟电路，用于将所述第一时钟延迟奇信号进行延迟逻辑运算，生成所述第三时钟奇信号；所述第四采样逻辑电路包括第六延迟电路、第七延迟电路和第八延迟电路；其中：所述第六延迟电路，用于对所述第一时钟偶信号进行延迟处理，得到第一时钟延迟偶信号；所述第七延迟电路，用于将所述第一时钟延迟偶信号进行延迟逻辑运算，生成所述第二时钟偶信号；所述第八延迟电路，用于将所述第一时钟延迟偶信号进行延迟逻辑运算，生成所述第三时钟偶信号。
8、在一些实施例中，所述第四延迟电路包括串联连接的偶数个第一非门，所述第五延迟电路包括串联连接的第一晶体管电路和第二非门；其中，所述第四延迟电路的延迟时间与所述第五延迟电本文档来自技高网...
【技术保护点】
1.一种译码控制电路，其特征在于，所述译码控制电路包括第一采样电路、第二采样电路、采样判断电路及译码采样电路；其中：
2.根据权利要求1所述的译码控制电路，其特征在于，所述第一时钟信号包括第一时钟偶信号和第一时钟奇信号，所述第一片选时钟信号包括第一片选时钟奇信号和第一片选时钟偶信号；
3.根据权利要求2所述的译码控制电路，其特征在于，所述译码控制电路还包括信号输入电路；其中：
4.根据权利要求2所述的译码控制电路，其特征在于，所述第一采样逻辑电路包括第一子采样电路、第一延迟电路和第一或门；其中：
5.根据权利要求4所述的译码控制电路，其特征在于，所述第一片选信号包括第一片选偶信号，所述模式控制信号包括第一模式控制信号和第二模式控制信号，所述第二时钟信号包括第二时钟偶信号和第二时钟奇信号，所述第三时钟信号包括第三时钟偶信号和第三时钟奇信号；
6.根据权利要求5所述的译码控制电路，其特征在于，所述第三采样逻辑电路包括第三延迟电路、第四延迟电路和第五延迟电路；其中：
7.根据权利要求6所述的译码控制电路，其特征在于
8.根据权利要求7所述的译码控制电路，其特征在于，所述第一晶体管电路包括第一晶体管和第二晶体管；其中：
9.根据权利要求8所述的译码控制电路，其特征在于，所述第五采样逻辑电路包括第三子采样电路、第一使能电路、第四子采样电路和第二使能电路；其中：
10.根据权利要求9所述的译码控制电路，其特征在于，所述第一使能电路包括第一或非门和第九延迟电路；其中：
11.根据权利要求10所述的译码控制电路，其特征在于，所述第九延迟电路包括第三晶体管电路和第一延迟子电路，且所述第三晶体管电路包括第五晶体管和第六晶体管；其中：
12.根据权利要求11所述的译码控制电路，其特征在于，所述第一晶体管、所述第三晶体管、所述第六晶体管和所述第八晶体管为NMOS；
13.根据权利要求5所述的译码控制电路，其特征在于，所述第四时钟信号包括第四时钟奇信号和第四时钟偶信号；
14.根据权利要求9所述的译码控制电路，其特征在于，所述采样判断电路包括第一采样判断电路和第二采样判断电路；其中：
15.根据权利要求14所述的译码控制电路，其特征在于，所述第一采样判断电路包括第一子采样判断电路、第二子采样判断电路和第六或门；其中：
16.根据权利要求15所述的译码控制电路，其特征在于，所述第一子采样判断电路包括第三或门、第三与门和第四与门；其中：
17.根据权利要求15所述的译码控制电路，其特征在于，所述第三子采样判断电路包括第八或门、第七与门和第九或门；其中：
18.根据权利要求14所述的译码控制电路，其特征在于，所述普通命令译码采样电路包括普通命令译码电路和普通命令采样电路；其中：
19.一种存储器，其特征在于，包括如权利要求1至18任一项所述的译码控制电路。
20.根据权利要求19所述的存储器，其特征在于，所述存储器为动态随机存取存储器DRAM芯片，且符合DDR5内存规格。
...【技术特征摘要】
1.一种译码控制电路，其特征在于，所述译码控制电路包括第一采样电路、第二采样电路、采样判断电路及译码采样电路；其中：
2.根据权利要求1所述的译码控制电路，其特征在于，所述第一时钟信号包括第一时钟偶信号和第一时钟奇信号，所述第一片选时钟信号包括第一片选时钟奇信号和第一片选时钟偶信号；
3.根据权利要求2所述的译码控制电路，其特征在于，所述译码控制电路还包括信号输入电路；其中：
4.根据权利要求2所述的译码控制电路，其特征在于，所述第一采样逻辑电路包括第一子采样电路、第一延迟电路和第一或门；其中：
5.根据权利要求4所述的译码控制电路，其特征在于，所述第一片选信号包括第一片选偶信号，所述模式控制信号包括第一模式控制信号和第二模式控制信号，所述第二时钟信号包括第二时钟偶信号和第二时钟奇信号，所述第三时钟信号包括第三时钟偶信号和第三时钟奇信号；
6.根据权利要求5所述的译码控制电路，其特征在于，所述第三采样逻辑电路包括第三延迟电路、第四延迟电路和第五延迟电路；其中：
7.根据权利要求6所述的译码控制电路，其特征在于，
8.根据权利要求7所述的译码控制电路，其特征在于，所述第一晶体管电路包括第一晶体管和第二晶体管；其中：
9.根据权利要求8所述的译码控制电路，其特征在于，所述第五采样逻辑电路包括第三子采样电路、第一使能电路、第四子采样电路和第二使能电路；其中：
10.根据权利要求9所述的译码控制电路，其特征在于，所述第一使能电路包括第一或...
【专利技术属性】
技术研发人员：谢延鹏，胡东，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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