【技术实现步骤摘要】
本专利技术涉及半导体，特别涉及一种半导体器件、nldmos结构及其制备方法。
技术介绍
1、随着集成电路的不断发展，为了节省面积，往往在同一衬底上同时制备多种器件，例如，在bcd(bipolar-cmos-dmos)工艺(平台)中，能够在同一衬底上制备双极型晶体管结构(bipolar)、互补金属氧化物半导体(cmos)和扩散金属氧化物半导体(例如nldmos)等高压功率器件。bcd工艺已被广泛应用于移动设备、家用电器、显示器、汽车、数据中心等领域。
2、在相关技术中，bcd半导体器件(采用bcd平台的半导体器件)中nldmos结构作为高压区，其采用沟槽隔离结构与其他区进行隔离，但随着nldmos结构的漏端电压的升高，其漏电流(衬底电极端流出的电流)不断增大，而使得nldmos结构的功耗增大且耐压降低。
技术实现思路
1、本专利技术的目的在于提供一种半导体器件、nldmos结构及其制备方法，通过减小漏电流以降低nldmos结构的功耗及提高耐压。
2、为解决上述技术问题，本专利技术提供的nldmos结构，包括：
3、低阻p型衬底层，其电阻率小于或等于0.058欧姆每厘米；
4、设于所述低阻p型衬底层上的高阻p型衬底层，其电阻率大于或等于10欧姆每厘米；
5、设于所述高阻p型衬底层及所述埋层上的外延层，其掺杂浓度小于或等于所述高阻p型衬底层的掺杂浓度；
6、深沟槽隔离结构，由所述外延层表面延伸至所述高阻p型衬底层中；
7、设于所述高阻p型衬底层中且被所述深沟槽隔离结构环绕的埋层；
8、设于所述外延层中且被所述深沟槽隔离结构环绕的漂移区、体区、源端及漏端。
9、可选的，所述高阻p型衬底层的厚度为10微米～20微米。
10、可选的，所述低阻p型衬底层的电阻率为0.018欧姆每厘米～0.058欧姆每厘米。
11、可选的，在所述低阻p型衬底层远离所述高阻p型衬底层一侧还设有p型衬底层。
12、可选的，还包括设于所述外延层中的埋层电极端、第一n型阱区、p型阱区及第一衬底端，所述埋层电极端及所述漏端设于所述漂移区中，所述源端及所述第一衬底端设于所述体区中，所述第一n型阱区连接所述漂移区及所述埋层，所述体区设于所述p型阱区中。
13、可选的，还包括设于所述外延层表面的第二衬底端，所述第二衬底端设于所述深沟槽隔离结构远离所述埋层一侧。
14、基于本专利技术的另一方面，还提供一种nldmos结构的制备方法，包括：
15、提供低阻p型衬底，其电阻率小于或等于0.058欧姆每厘米；
16、在所述低阻p型衬底上外延形成高阻p型衬底层，其电阻率大于或等于10欧姆每厘米；
17、在所述高阻p型衬底层中形成埋层；
18、在所述高阻p型衬底层及所述埋层上形成外延层，其掺杂浓度小于或等于所述高阻p型衬底层的掺杂浓度；
19、形成深沟槽隔离结构，其由所述外延层表面延伸至所述高阻p型衬底层中；
20、在所述深沟槽隔离结构之间的外延层中形成漂移区、体区、源端及漏端。
21、基于本专利技术的另一方面，还提供一种nldmos结构的制备方法，包括：
22、提供p型衬底；
23、执行p型离子注入，以在所述p型衬底中形成低阻p型衬底层，其电阻率小于或等于0.058欧姆每厘米；
24、在所述低阻p型衬底层上外延形成高阻p型衬底层，其电阻率大于或等于10欧姆每厘米；
25、在所述高阻p型衬底层中形成埋层；
26、在所述高阻p型衬底层及所述埋层上形成外延层，其掺杂浓度小于或等于所述高阻p型衬底层的掺杂浓度；
27、形成深沟槽隔离结构，其由所述外延层表面延伸至所述高阻p型衬底层中；
28、在所述深沟槽隔离结构之间的外延层中形成漂移区、体区、源端及漏端。
29、可选的，所述p型离子注入的能量大于或等于2500kev，注入剂量为3*1012～4*1013cm-2。
30、基于本专利技术的另一方面，还提供一种半导体器件，包括nldmos结构，
31、所述nldmos结构包括：
32、低阻p型衬底层，其电阻率小于或等于0.058欧姆每厘米；
33、设于所述低阻p型衬底层上的高阻p型衬底层，其电阻率大于或等于10欧姆每厘米；
34、设于所述高阻p型衬底层及所述埋层上的外延层，其掺杂浓度小于或等于所述高阻p型衬底层的掺杂浓度；
35、深沟槽隔离结构，由所述外延层表面延伸至所述高阻p型衬底层中；
36、设于所述高阻p型衬底层中且被所述深沟槽隔离结构环绕的埋层；
37、设于所述外延层中且被所述深沟槽隔离结构环绕的漂移区、体区、源端及漏端。
38、综上所述，本专利技术在nldmos结构中的埋层下方依次设置高阻p型衬底层及低阻p型衬底层，高阻p型衬底层的电阻率小于或等于外延层的电阻率，低阻p型衬底层的电阻率小于高阻p型衬底层的电阻率，且低阻p型衬底层的电阻率小于或等于0.058欧姆每厘米，利用埋层下方衬底中的高浓度掺杂，并同时结合埋层两侧且由外延层延伸至高阻p型衬底层中的深沟槽隔离结构，抑制埋层的衬底中的耗尽区随漏端电压增大而下移问题，从而提高nldmos结构的耐压及减小nldmos结构的漏电流。
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1.一种NLDMOS结构，其特征在于，包括：
2.根据权利要求1所述的NLDMOS结构，其特征在于，所述高阻P型衬底层的厚度为10微米～20微米。
3.根据权利要求1所述的NLDMOS结构，其特征在于，所述低阻P型衬底层的电阻率为0.018欧姆每厘米～0.058欧姆每厘米。
4.根据权利要求1所述的NLDMOS结构，其特征在于，在所述低阻P型衬底层远离所述高阻P型衬底层一侧还设有P型衬底层。
5.根据权利要求1所述的NLDMOS结构，其特征在于，还包括设于所述外延层中的埋层电极端、第一N型阱区、P型阱区及第一衬底端，所述埋层电极端及所述漏端设于所述漂移区中，所述源端及所述第一衬底端设于所述体区中，所述第一N型阱区连接所述漂移区及所述埋层，所述体区设于所述P型阱区中。
6.根据权利要求5所述的NLDMOS结构，其特征在于，还包括设于所述外延层表面的第二衬底端，所述第二衬底端设于所述深沟槽隔离结构远离所述埋层一侧。
7.一种NLDMOS结构的制备方法，其特征在于，包括：
8.一种NLDMOS结构的制备
9.根据权利要求8所述的NLDMOS结构的制备方法，其特征在于，所述P型离子注入的能量大于或等于2500Kev，注入剂量为3*1012～4*1013cm-2。
10.一种半导体器件，其特征在于，包括NLDMOS结构，
...【技术特征摘要】
1.一种nldmos结构，其特征在于，包括：
2.根据权利要求1所述的nldmos结构，其特征在于，所述高阻p型衬底层的厚度为10微米～20微米。
3.根据权利要求1所述的nldmos结构，其特征在于，所述低阻p型衬底层的电阻率为0.018欧姆每厘米～0.058欧姆每厘米。
4.根据权利要求1所述的nldmos结构，其特征在于，在所述低阻p型衬底层远离所述高阻p型衬底层一侧还设有p型衬底层。
5.根据权利要求1所述的nldmos结构，其特征在于，还包括设于所述外延层中的埋层电极端、第一n型阱区、p型阱区及第一衬底端，所述埋层电极端及所述漏端设于所述漂移区中，所述源端及所述第一...
【专利技术属性】
技术研发人员：陆同周，赵亮亮，李勇，
申请(专利权)人：芯联先锋集成电路制造绍兴有限公司，
类型：发明
国别省市：
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