【技术实现步骤摘要】
本专利技术属于集成电路验证，特别涉及一种基于硬件仿真加速器的pcie桥片验证方法。
技术介绍
1、随着人工智能、服务器市场的蓬勃发展，计算机系统对大数据传输的速度和带宽需求不断增长。而pcie（peripheral component interconnect express）作为一种高速串行计算机扩展总线，成为计算机与外部数据交互的重要接口组件。pcie桥片是一种具有多个pcie接口的高速交换设备，便于计算机/服务器扩展更多的pcie接口，从而可以接入更多的pcie子设备以满足大数据交互的需求。
2、随着芯片设计规模和复杂程度的指数级增长，在芯片流片前需要大量的验证工作，避免因验证不充分导致芯片功能异常，浪费流片成本，甚至错失芯片市场。然而目前针对pcie桥片的验证，没有一套高效的验证方案。
3、传统的eda（eletronic design automation）验证速度太慢，且无法覆盖待验证芯片的真实使用场景；fpga原型验证虽然加速了验证，但是由于fpga芯片自身的限制，其运行速度无法满足pcie交换设备的满带宽应用场景，比如pcie速率为gen3、lane数量为x16，而且针对不同的pcie桥片配置，需要生成单独的fpga bit文件，迭代周期久，自动化程度不高。故此需要提出一种基于硬件仿真加速器的pcie桥片验证方法以解决上述问题。
技术实现思路
1、本专利技术的目的在于克服现有技术的上述不足，提供一种基于硬件仿真加速器的pcie桥片验证方法，该
2、为解决上述技术问题，本专利技术提供了一种基于硬件仿真加速器的pcie桥片验证方法，包括：
3、待验证的pcie桥片控制器；
4、商用pcie设备；
5、降速桥模块，所述降速桥模块的一端通过金手指连接所述商用pcie设备，所述降速桥模块的另一端为顶层wrapper，所述顶层wrapper通过标准pipe接口连接所述待验证的pcie桥片控制器；
6、模式配置模块，用于配置所述待验证pcie桥片控制器的group lane的数量、lane速率、pcie控制器工作模式和所述顶层wrapper的pipe接口位宽及速率。
7、优选的，所述待验证的pcie桥片控制器，内部最多可以配置m个pcie控制器，共计n条物理lane接口；每条物理lane接口通过标准pipe接口与所述降速桥的顶层wrapper连接，每个pcie控制器的pipe接口位宽及速率，能够通过所述模式配置模块进行灵活配置。
8、优选的，所述模式配置模块还包括：在编译阶段对输入的控制指令进行解码，转换成对应的宏参数，所述待验证pcie桥片控制器和所述降速桥模块根据对应的宏参数，选择对应功能的代码进行编译，分别配置所述待验证pcie桥片控制器上的所述pcie控制器的个数、每个所述pcie控制器的工作模式、每个所述pcie控制器的pipe接口位宽及速率，以及同时配置所述顶层wrapper的pipe接口位宽及速率。
9、优选的，每个所述pcie控制器的工作模式包括ep或rc工作模式，每个所述pcie控制器的速率可以配置成gen1、gen2、gen3和gen4。
10、优选的，所述降速桥模块作为连接在所述待验证的pcie桥片控制器和所述商用pcie设备之间的pcie透明桥设备，且连接所述待验证的pcie控制器桥片的一端，按照所述待验证的pcie桥片控制器的设计速率进行通信，连接所述商用pcie设备的一端，以固定的速率进行通信。
11、优选的，所述降速桥模块，与所述待验证pcie桥片控制器连接的一端接收到来自所述待验证的pcie透明桥设备的报文后，缓存在所述pcie透明桥设备内，通过所述pcie透明桥设备，将缓存的报文转发到连接所述商用pcie设备的一端，所述降速桥模块的两端具有不同的速率，两端的通信存在一个速率比，速率比的值取决于所述模式配置模块的配置参数。
12、优选的，所述商用pcie设备选用不同物理lane数量及速率的rc设备和ep设备。
13、优选的，所述输入控制指令为96bit数据，其中bit15-bit0代表所述待验证pcie桥片控制器的第0个pcie控制器的参数；bit31-bit16代表所述待验证pcie桥片控制器的第1个pcie控制器的参数；依此类推，bit95-bit80代表所述待验证pcie桥片控制器的第5个pcie控制器的参数。
14、优选的，所述输入控制指令为96'hb838_a929_ab2b_c848_b939_4bcb。
15、本专利技术与现有技术相比，具有如下有益效果：
16、本专利技术通过模式配置模块，将待验证的pcie桥片控制器配置成pcie控制器个数可变、工作模式可选、速率可调的工作模式，同时配置降速桥模块顶层wrapper的接口位宽和速率，以匹配待验证的pcie桥片控制器。通过改变模式配置模块的输入控制指令，生成待验证的pcie桥片控制器在不同应用场景的硬件仿真加速器验证工程。本专利技术能够实现待验证的pcie桥片控制器的多模式、满带宽性能验证，缩短工程迭代周期，提高验证效率。
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1.一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，包括：
2.如权利要求1所述的一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，所述模式配置模块还包括：在编译阶段对输入的控制指令进行解码，转换成对应的宏参数，所述待验证PCIe桥片控制器和所述降速桥模块根据对应的宏参数，选择对应功能的代码进行编译，分别配置所述待验证PCIe桥片控制器上的所述PCIe控制器的个数、每个所述PCIe控制器的工作模式、每个所述PCIe控制器的PIPE接口位宽及速率，以及同时配置所述顶层wrapper的PIPE接口位宽及速率。
3.如权利要求2所述的一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，每个所述PCIe控制器的工作模式包括EP或RC工作模式，每个所述PCIe控制器的速率能够配置成Gen1、Gen2、Gen3和Gen4。
4.如权利要求1所述的一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，所述降速桥模块作为连接在所述待验证的PCIe桥片控制器和所述PCIe设备之间的PCIe透明桥设备，且连接所述待验证的PCIe控制器桥
5.如权利要求4所述的一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，所述降速桥模块，与所述待验证PCIe桥片控制器连接的一端接收到来自所述待验证的PCIe透明桥设备的报文后，缓存在所述PCIe透明桥设备内，通过所述PCIe透明桥设备，将缓存的报文转发到连接所述PCIe设备的一端，所述降速桥模块的两端具有不同的速率，两端的通信存在一个速率比，速率比的值取决于所述模式配置模块的配置参数。
6.如权利要求1所述的一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，所述PCIe设备选用不同物理lane数量及速率的RC设备和EP设备。
7.如权利要求2所述的一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，所述输入控制指令为96bit数据，其中bit15-bit0代表所述待验证PCIe桥片控制器的第0个PCIe控制器的参数；bit31-bit16代表所述待验证PCIe桥片控制器的第1个PCIe控制器的参数；依此类推，bit95-bit80代表所述待验证PCIe桥片控制器的第5个PCIe控制器的参数。
8.如权利要求7所述的一种基于硬件仿真加速器的PCIe桥片验证方法，其特征在于，所述输入控制指令为96'hB838_A929_AB2B_C848_B939_4BCB。
...【技术特征摘要】
1.一种基于硬件仿真加速器的pcie桥片验证方法，其特征在于，包括：
2.如权利要求1所述的一种基于硬件仿真加速器的pcie桥片验证方法，其特征在于，所述模式配置模块还包括：在编译阶段对输入的控制指令进行解码，转换成对应的宏参数，所述待验证pcie桥片控制器和所述降速桥模块根据对应的宏参数，选择对应功能的代码进行编译，分别配置所述待验证pcie桥片控制器上的所述pcie控制器的个数、每个所述pcie控制器的工作模式、每个所述pcie控制器的pipe接口位宽及速率，以及同时配置所述顶层wrapper的pipe接口位宽及速率。
3.如权利要求2所述的一种基于硬件仿真加速器的pcie桥片验证方法，其特征在于，每个所述pcie控制器的工作模式包括ep或rc工作模式，每个所述pcie控制器的速率能够配置成gen1、gen2、gen3和gen4。
4.如权利要求1所述的一种基于硬件仿真加速器的pcie桥片验证方法，其特征在于，所述降速桥模块作为连接在所述待验证的pcie桥片控制器和所述pcie设备之间的pcie透明桥设备，且连接所述待验证的pcie控制器桥片的一端，按照所述待验证的pcie桥片控制器的设计速率进行通信，连接所述pcie设备的一端，以固定的速率进行通信。
5.如...
【专利技术属性】
技术研发人员：苏文虎，魏江杰，张永巍，李佩峰，高文研，
申请(专利权)人：中电科申泰信息科技有限公司，
类型：发明
国别省市：
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