【技术实现步骤摘要】
本专利技术专利涉及一种基于非对称源漏接触氧化物半导体晶体管的dram单元，属于信息材料与器件。
技术介绍
1、作为占据存储器市场最大份额的动态存储器(dram)领域，经过数十年的发展，传统的硅基1t1c结构的小型化进程已历经18nm、1x、1y、1a技术节点，目前在10nm节点附近面临巨大的瓶颈。随着dram特征尺寸的下降，其电容值也在不断缩小，已经快速下降到10ff量级，因此其存储的电荷量也在不断减少。对于硅晶体管来说，随着特征尺寸的下降，短沟道效应也愈发严重，阈值电压逐渐负移，沟道漏电流也在不断上升，因此存储电荷量的保持性也持续变差。得益于宽禁带特性带来的超低关态泄露电流，氧化物半导体晶体管作为dram单元的写入晶体管时可大幅提升数据保持时间，从而降低刷新功耗，并且有效缓解电容工艺的压力。除此之外，氧化物半导体器件工艺温度较低，满足后道工艺兼容需求，可用于实现三维集成。
2、dram单元的数据写入速度和保持时间分别取决于写入晶体管的开态和关态电流水平，二者在传统源漏对称的氧化物半导体晶体管中难以兼顾，原因在于氧化物半导体的渗透导电机理决定了其阈值电压和迁移率存在矛盾。
技术实现思路
1、为了实现兼备超快写入速度和超长保持时间的氧化物半导体dram单元，本专利技术提供一种基于非对称源漏接触氧化物半导体晶体管的dram单元，即写入晶体管的源端采用欧姆接触，保证开态时良好的电子注入，写入晶体管的漏端则采用肖特基接触，降低保持状态下dram单元器件的泄漏电流。
3、一种dram单元，包括写入晶体管和读出晶体管，写入晶体管和读出晶体管分别包括栅电极、栅电极介质层、沟道层以及源、漏接触电极，写入晶体管的源端与读出晶体管的栅端电极相连，所述读出晶体管为基于硅、锗、二维半导体、碳纳米管、氧化物半导体的晶体管，其特征在于，写入晶体管为基于非对称源漏接触氧化物半导体晶体管，写入晶体管的沟道层采用氧化物半导体材料，写入晶体管的源端接触电极与沟道层为欧姆接触，写入晶体管的漏端接触电极与沟道层为肖特基接触。
4、进一步，所述写入晶体管或读出晶体管为背栅、顶栅、双栅以及三维的鳍型栅、围栅、环沟道结构、堆叠纳米片结构以及垂直沟道结构。
5、进一步，所述dram单元结构采用1t1c、2t0c、2t1c、3t1c结构。
6、进一步，所述写入晶体管的氧化物半导体材料选自ito、ln2o3、igzo、iazo、itzo、caac-igzo、izo、zno、iwo、itwo以及基于以上材料的多元掺杂或上述材料的复合叠加，其厚度范围为0.5～20nm。
7、进一步，所述写入晶体管的源端接触电极采用低功函数金属，或在金属电极与沟道层之间插入高载流子浓度氧化物半导体降低接触势垒，实现写入晶体管的源端接触电极与沟道层为欧姆接触，写入晶体管的源端接触电极的厚度范围为5～60nm。
8、进一步，所述写入晶体管的漏端接触电极采用高功函数金属，或在漏端接触电极与半导体沟道之间插入低载流子浓度氧化物半导体增加接触势垒，实现写入晶体管的漏端接触电极与沟道层为肖特基接触，写入晶体管的漏端接触电极的厚度范围为5～60nm。
9、进一步，所述写入晶体管的栅介质选自sio2、sinx、sionx、zro2、al2o3、hfo2、hflao、hfsio、hfalo、hfzro以及基于以上材料的多元掺杂介质，其厚度范围为3～20nm。
10、进一步，所述写入晶体管的栅电极采用pt、au、pd、ti、al、ni、mo、w、tin材料，其厚度范围为5～60nm。
11、本专利技术的技术效果如下：
12、本专利技术写入晶体管源端的欧姆接触保证了高效的电子注入效率，高开态电流有利于实现高速写入；dram单元的数据保持时间取决于写入晶体管关态下的泄漏电流，当dram单元处于保持状态时，电子经写入晶体管的漏端注入沟道，导致存储节点电位的下降，即存储数据的丢失，本专利技术写入晶体管漏端的肖特基接触可有效抑制电子的注入，降低泄漏电流以实现氧化物半导体dram单元的超长保持时间。本专利技术具有以下技术优势：
13、(1)写入晶体管为基于非对称源漏接触氧化物半导体晶体管，氧化物半导体作为沟道材料，其具有大于2.5ev的禁带宽度，有利于实现超低的关态电流，从而提升dram的数据保持时间；
14、(2)写入晶体管为基于非对称源漏接触氧化物半导体晶体管，可以同时实现较高的开态电流和超低的关态电流，在数据写入和保持均有利于dram性能提升；
15、(3)写入晶体管为基于非对称源漏接触氧化物半导体晶体管，具有低热预算和低应力，有利于实现高密度三维集成。
本文档来自技高网...【技术保护点】
1.一种DRAM单元，包括写入晶体管和读出晶体管，写入晶体管和读出晶体管分别包括栅电极、栅电极介质层、沟道层以及源、漏接触电极，写入晶体管的源端与读出晶体管的栅端电极相连，所述读出晶体管为基于硅、锗、二维半导体、碳纳米管、氧化物半导体的晶体管，其特征在于，写入晶体管为基于非对称源漏接触氧化物半导体晶体管，写入晶体管的沟道层采用氧化物半导体材料，写入晶体管的源端接触电极与沟道层为欧姆接触，写入晶体管的漏端接触电极与沟道层为肖特基接触。
2.如权利要求1所述的DRAM单元，其特征在于，所述写入晶体管或读出晶体管为背栅、顶栅、双栅以及三维的鳍型栅、围栅、环沟道结构、堆叠纳米片结构以及垂直沟道结构。
3.如权利要求1所述的DRAM单元，其特征在于，所述写入晶体管的氧化物半导体材料选自ITO、ln2O3、IGZO、IAZO、ITZO、CAAC-IGZO、IZO、ZnO、IWO、ITWO以及基于以上材料的多元掺杂或上述材料的复合叠加，其厚度范围为0.5～20nm。
4.如权利要求3所述的DRAM单元，其特征在于，所述写入晶体管的源端接触电极采用低功函数金属
5.如权利要求4所述的DRAM单元，其特征在于，所述低功函数金属选自Ti、Al、Mo、Y、Ti、Sc、Cr、W、Ni、Au、TiN中的一种。
6.如权利要求3所述的DRAM单元，其特征在于，所述写入晶体管的漏端接触电极采用高功函数金属，或在漏端接触电极与半导体沟道之间插入低载流子浓度氧化物半导体材料增加接触势垒，实现写入晶体管的漏端接触电极与沟道层为肖特基接触，写入晶体管的漏端接触电极的厚度范围为5～60nm。
7.如权利要求6所述的DRAM单元，其特征在于，所述高功函数金属为Pd、Pt材料，或选用金属Ti、Al、Y、Sc、Cr，在真空度差条件下制备，形成界面氧化层。
8.如权利要求4或6所述的DRAM单元，其特征在于，所述插入氧化物半导体层材料采用ITO、In2O3、IGZO、IAZO、ITZO、IZO、ZnO、IWO、ITWO、Ga2O3以及基于以上材料的多元掺杂氧化物。
9.如权利要求1所述的DRAM单元，其特征在于，所述写入晶体管的栅介质选自SiO2、SiNx、SiONx、ZrO2、Al2O3、HfO2、HfLaO、HfSiO、HfAlO、HfZrO以及基于以上材料的多元掺杂介质，其厚度范围为3～20nm。
10.如权利要求1所述的DRAM单元，其特征在于，所述写入晶体管的栅电极采用Pt、Au、Pd、Ti、Al、Ni、Mo、W、TiN材料，其厚度范围为5～60nm。
...【技术特征摘要】
1.一种dram单元，包括写入晶体管和读出晶体管，写入晶体管和读出晶体管分别包括栅电极、栅电极介质层、沟道层以及源、漏接触电极，写入晶体管的源端与读出晶体管的栅端电极相连，所述读出晶体管为基于硅、锗、二维半导体、碳纳米管、氧化物半导体的晶体管，其特征在于，写入晶体管为基于非对称源漏接触氧化物半导体晶体管，写入晶体管的沟道层采用氧化物半导体材料，写入晶体管的源端接触电极与沟道层为欧姆接触，写入晶体管的漏端接触电极与沟道层为肖特基接触。
2.如权利要求1所述的dram单元，其特征在于，所述写入晶体管或读出晶体管为背栅、顶栅、双栅以及三维的鳍型栅、围栅、环沟道结构、堆叠纳米片结构以及垂直沟道结构。
3.如权利要求1所述的dram单元，其特征在于，所述写入晶体管的氧化物半导体材料选自ito、ln2o3、igzo、iazo、itzo、caac-igzo、izo、zno、iwo、itwo以及基于以上材料的多元掺杂或上述材料的复合叠加，其厚度范围为0.5～20nm。
4.如权利要求3所述的dram单元，其特征在于，所述写入晶体管的源端接触电极采用低功函数金属，或在金属电极与沟道层之间插入高载流子浓度氧化物半导体材料降低接触势垒，实现写入晶体管的源端接触电极与沟道层为欧姆接触，写入晶体管的源端接触电极的厚度范围为5～60nm。
5.如权利要求4所述的dram单元，其...
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。