【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及静态逻辑数字电路领域。更特别地，本专利技术涉及二进制加法器的高效设计，其允许减少所需晶体管的数量、半导体面积和功耗。
技术介绍
1、二进制加法器是vlsi电路中用于算术运算、多路复用和数字滤波器的主要部件。多位加法器的电路性能取决于基本加法器的设计，以及形成多位加法器的多个基本加法器的拓扑结构；即，级联的级、树结构等。
2、cmos门在功耗方面优于单类型(single-type)的mosfet，但在包装密度和速度方面较差。cmos门还限于相对小的扇入(门可以处置的输入的数量-在大多数情况下最多四个输入)，因此，比简单逻辑更高级的功能(例如，算术运算)要求级联多级cmos门，这增加了半导体面积以及功耗和时延。此外，先进的cmos技术节点(即，从65nm下至3nm)受到高静态功耗的问题(由于亚阈值以及结泄漏)。由于cmos加法器复杂并且消耗相对大的半导体面积，因此已经经由替代拓扑或其他类型的逻辑寻求其他替代方案。
3、mehedi等人对一位全加法器进行了全面研究(comprehensive study of 1-bitfull adder cells:review,performance comparison,and scalability analysis,mehedi hasan,abdul hasib siddique,abdal hoque mondol,mainul hossain,hasanu.zaman&sharnali islam.sn applied sciences
4、最基本的cmos一位半加法器(1bha)由用于计算和的二输入xor门和用于计算两个1位数的加法运算的进位输出(carry-out)的二输入与(and)门组成。例如，us4054788专利描述了1bha的许多实施方式之一，它以增加晶体管计数(相对于cmos)以及增加复杂性(即，电阻器)为代价来改善时延。设计在所有性能度量(即，面积、功率和时延)方面都优于cmos的1bha电路是具有挑战性的。
5、最紧凑的cmos一位全加法器(1bfa)包含28个晶体管。如mehedi等人所讨论的，包括较少晶体管的替代方案在信号完整性、驱动功率、半导体面积或其组合方面较差。
6、除一位加法器外，四位加法器最常用于多位加法器(即，8位、16位、32位和64位)的设计。四位加法器电路或者通过链接或级联一位加法器表现出规则的重复结构，或者为提高速度而换得增加的面积和复杂性(非规则结构)。文献中有大量不同架构的四位加法器。us4439835和us 6978290b2通过将四个1bfa串联连结而描述了进位行波加法器(cra)。它是最基本的四位加法器并且具有简单而规则的结构。然而，cra对于二进制数的多位加法(例如，16位)来说较慢。它的特点是o(n)面积和时延(其中n是加数(addendum)的位数)。us3100835、us5027312和us5396445描述了一种改善cra的时延的进位选择加法器(csela)。它由两个并行的行波进位加法器和多路复用器组成。csela具有o(n)面积和时延，并且us6199091b1中描述的进位跳过加法器和us5548546中描述的进位递增加法器也是如此。us7111033b2提出了一种进位保存加法器(csa)，其特征是o(n)面积和改进的o(log(n))时延。us5964827描述了一种快速的超前进位加法器(cla)，其特点在于o(log(n))的增加的面积以换取更低的o(log(n))时延。然而，它遭受不规则结构的问题，这使得其布局由于布线拥挤而复杂化。值得注意的是，如果对扇入/扇出没有限制，那么cla加法器可以仅用两个门级实现。cla属于并行前缀加法器(ppa)家族，其中kogge-stone加法器(在kogge,petermichael and stone,harold s.a parallel algorithm for the efficient solution ofa general class of recurrence equations.ieee transactions on computers.c-22(8):786-793,1973中描述)和brent-kung加法器(在brent,richard peirce and kung,hsiang te.a regular layout for parallel adders.ieee transactions oncomputers.c-31(3):260-264,1982中描述)属于该家族，并且虽然它们面积增加且布局有缺陷，但仍被广泛使用。us5504915描述了一种多级加法器的wallace树加法器(wta)。然而，树结构加法器相对慢并且不太常见，还有更奇特的加法器，诸如神经网络加法器(us5016211中描述)等。
7、因此，本专利技术的目的是提供一种一位和四位加法器电路实施方式，该实施方式与使用已知cmos技术的类似实施方式相比减少了所需的晶体管的数量。
8、本专利技术的另一个目的是提供一种一位和四位加法器电路实施方式，该实施方式降低了功耗。
9、本专利技术的另一个目的是提供任何多位加法器实施方式，该实施方式节省了半导体面积，降低了时延和功耗。
10、随着描述的进行，本专利技术的其他目的和优点将变得明显。
技术实现思路
本文档来自技高网...【技术保护点】
1.一种具有求和及进位输出的1位二进制加法器，所述1位二进制加法器具有减少的晶体管数量和半导体面积，所述1位二进制加法器包括：
2.一种多位加法器，所述多位加法器由数个根据权利要求1所述的1位二进制加法器的组合实现。
3.根据权利要求1所述的二进制加法器，其中求和及进位输出处的电压与“1”逻辑电平或“0”逻辑电平兼容。
4.根据权利要求1所述的二进制加法器，其中实现二进制加法器所需的晶体管的数量小于28。
5.根据权利要求1所述的二进制加法器，其中实现二进制加法器所需的晶体管的数量是18。
6.根据权利要求1所述的二进制加法器，所述二进制加法器被实现为全加法器(FA)。
7.根据权利要求1所述的二进制加法器，所述二进制加法器被实现为半加法器(HA)。
8.根据权利要求1所述的二进制加法器，其中恢复块由以下组成：
9.一种多位加法器，所述多位加法器由根据权利要求1所述的1位二进制加法器和至少一个高扇入与门的组合实现。
10.根据权利要求1所述的二进制加法器，其中一位半加法器通
11.根据权利要求1所述的二进制加法器，其中一位全加法器包括使用单晶体管逻辑的第一块和第二块，其中：
12.一种具有求和及进位输出的多位二进制加法器，所述多位二进制加法器具有减少的晶体管数量和半导体面积，所述多位二进制加法器包括两个或更多个并联或串联连接的1位和/或4位二进制加法器的组合，其中每个1位和/或4位加法器包括：
13.根据权利要求13所述的多位二进制加法器，其中相加的数包含任意数量的位。
14.根据权利要求13所述的多位二进制加法器，其中1位二进制加法器以分层架构连接。
15.根据权利要求1或13所述的1位二进制加法器，所述1位二进制加法器用于执行减法运算。
16.根据权利要求16所述的1位二进制加法器，其中使用2的补码执行减法运算。
17.一种用于实现逻辑电路的方法，所述逻辑电路采用具有求和及进位输出的二进制加法器和与门的组合，所述方法包括：
18.一种用于实现逻辑电路的方法，所述逻辑电路采用具有求和及进位输出的二进制加法器和与门的组合，所述方法包括：
19.根据权利要求18所述的方法，其中与门还包括连接在逻辑块和与门的输出之间的下拉块，用于在引起低逻辑状态的逻辑运算之后，除了经由固有的电流泄漏路径放电之外，将与高逻辑状态对应的电压进一步放电至地。
20.根据权利要求19所述的方法，其中下拉块选自以下的组：
21.根据权利要求18所述的方法，其中与门的逻辑块是实现所述与门的连接的晶体管的堆叠，或者实现所述与门的晶体管的并联连接，或者其组合。
22.根据权利要求18-20所述的方法，其中预定扇入阈值是三。
23.根据权利要求18或19所述的方法，其中二进制加法器是全加法器(FA)或半加法器(HA)或其组合。
...【技术特征摘要】
【国外来华专利技术】
1.一种具有求和及进位输出的1位二进制加法器，所述1位二进制加法器具有减少的晶体管数量和半导体面积，所述1位二进制加法器包括：
2.一种多位加法器，所述多位加法器由数个根据权利要求1所述的1位二进制加法器的组合实现。
3.根据权利要求1所述的二进制加法器，其中求和及进位输出处的电压与“1”逻辑电平或“0”逻辑电平兼容。
4.根据权利要求1所述的二进制加法器，其中实现二进制加法器所需的晶体管的数量小于28。
5.根据权利要求1所述的二进制加法器，其中实现二进制加法器所需的晶体管的数量是18。
6.根据权利要求1所述的二进制加法器，所述二进制加法器被实现为全加法器(fa)。
7.根据权利要求1所述的二进制加法器，所述二进制加法器被实现为半加法器(ha)。
8.根据权利要求1所述的二进制加法器，其中恢复块由以下组成：
9.一种多位加法器，所述多位加法器由根据权利要求1所述的1位二进制加法器和至少一个高扇入与门的组合实现。
10.根据权利要求1所述的二进制加法器，其中一位半加法器通过以下实现：
11.根据权利要求1所述的二进制加法器，其中一位全加法器包括使用单晶体管逻辑的第一块和第二块，其中：
12.一种具有求和及进位输出的多位二进制加法器，所述多位二进制加法器具有减少的晶体管数量和半导体面积，所述多位二进制加法器包括两个或更多个并联或串联连接的1位和/或4位二...
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