【技术实现步骤摘要】
本专利技术专利涉及一种氧化物半导体2t0c dram非易失性断电测试电路及验证方法，属于信息材料与器件。
技术介绍
1、氧化物半导体材料因其高透光度、高迁移率以及大面积均匀性的优势而被广泛应用于显示领域。近年来，随着集成电路产业的不断发展，具有低热预算工艺的氧化物半导体材料又展现出在后道兼容的逻辑、存储和射频领域的巨大潜力。得益于氧化物半导体的宽带隙，在氧化物半导体晶体管中实现了低于10-20a/μm的超低关断电流。基于这一独特优势，2t0c结构的氧化物半导体dram单元与系统得到了深入且细致的研究。其优异的泄漏特性降低了对存储电容大小的要求，因此可以使用2t0c的设计，使用读晶体管的栅极电容来存储电荷。这种结构不仅带来了无损读取操作的独特优势，而且无需高纵横比电容的特点为高密度3d-dram提供了一种可行的解决方案。最新的工作表明，基于氧化物半导体材料的2t0cdram单元中的数据保持时间在几个ff以下的存储电容值下可达数千秒以上。
2、基于氧化物半导体材料的2t0c dram单元极好的数据保持特性改变了传统硅基dram单元的数据易失性。氧化物半导体材料的2t0c dram单元的内部结构能够将读和写操作相互隔离，无损读取操作的优势使其具有了非易失性的特点，即使在电源供应中断的情况下，dram存储单元所存储的数据也不会丢失，重新供电后，就能够读取存储器中的数据。这种特性使得非易失性存储器在突然断电的情况下，能够保护数据不丢失。
技术实现思路
1、本专利技术提出了一种氧化
2、本专利技术提供的技术方案如下：
3、一种氧化物半导体2t0c dram非易失性断电测试电路，其特征在于，2t0c dram单元分别连接4个传输门，其中，2t0c dram单元的rbl端口与第一传输门的out端口连接，第一传输门的in端口与电源连接，第一传输门的ven端口与vsense信号连接，第一传输门的ven*端口与vsense*信号连接，2t0c dram单元的rwl端口与第二传输门的in端口连接，第二传输门的out端口与电流模式灵敏放大器的iin端口连接，第二传输门的ven端口与vsense信号连接，第二传输门的ven*端口与vsense*信号连接；电流模式灵敏放大器的peq*与peq*信号连接，vdd与电源连接，peq与peq信号连接，vasen*与vasen*信号连接，vsaen与vsaen信号连接，csaen*与csaen*信号连接，sa、sa*端口为输出端口，2t0c dram单元的wwl端口与第四传输门的out端口连接，第四传输门的in端口与自举写入字线驱动器的out端口连接，第四传输门的ven端口与vwrite信号连接，第四传输门的ven*端口与vwrite*信号连接；自举写入字线驱动器的vdd端口与电源连接，phase端口与phase信号连接，dec*端口与wwl*bus信号连接，dec端口与wwl bus信号连接，2t0cdram单元的wbl端口与第三传输门的out端口连接，第三传输门的in端口与输入数据缓冲器的dout*端口连接，第三传输门的ven端口与vwrite信号连接，第三传输门的ven*端口与vwrite*信号连接，输入数据缓冲器的的vdd端口与电源连接，data端口与wbl bus信号连接，trap*端口与trap*信号连接，en*端口与en*信号连接。
4、进一步，所述2t0c dram单元由第一晶体管和第二晶体管组成，第一晶体管和第二晶体管的有源层为一层氧化物半导体薄膜或多层氧化物薄膜堆叠的复合材料，其中，第一晶体管的d端口为2t0c dram单元的wbl端口，第一晶体管的g端口为2t0c dram单元的wwl端口，第一晶体管的s端口与第二晶体管的g端口连接，第二晶体管的d端口为2t0cdram单元的rbl端口，第二晶体管的s端口为2t0c dram单元的rwl端口。
5、进一步，所述传输门由两个晶体管组成，其中，第一晶体管的d端口与第二晶体管的s端口连接，第一晶体管的s端口与第二晶体管的d端口连接，第一晶体管的d端口与第二晶体管的s端口共同组成传输门的in端口，第一晶体管的s端口与第二晶体管的d端口共同组成传输门的out端口，第一晶体管的g端口为传输门的ven端口，第二晶体管的g端口为传输门的ven*端口。
6、进一步，所述自举写入字线驱动器由3个晶体管组成，其中第一晶体管的d端口为自举写入字线驱动器的dec端口，第一晶体管的g端口为自举写入字线驱动器的vdd端口，第一晶体管的s端口与第二晶体管的g端口连接，第二晶体管的d端口为自举写入字线驱动器的phase端口，第二晶体管的s端口与第三晶体管的d端口连接，第三晶体管的g端口为自举写入字线驱动器的dec*端口，第三晶体管的s端口连接gnd，第二晶体管的s端口与第三晶体管的d端口共同组成自举写入字线驱动器的out端口。
7、进一步，所述输入数据缓冲器由四个晶体管、两个反相器、四个与非门组成，其中，第一晶体管的s端口连接gnd，第一晶体管的g端口与第三晶体管的g端口连接，第一晶体管的d端口与第三晶体管的d端口连接，第一晶体管的g端口与第三晶体管的g端口共同组成输入数据缓冲器的data端口，第三晶体管的s端口与第四晶体管的d端口连接，第四晶体管的g端口为输入数据缓冲器的en*端口，第四晶体管的s端口为输入数据缓冲器的vdd端口，第二晶体管的g端口为输入数据缓冲器的en*端口，第二晶体管的s端口连接gnd，第二晶体管的d端口与第三晶体管的d端口及第一晶体管的d端口连接，第二晶体管的g端口与第一反相器的in端口连接，第一反相器的out端口与第三与非门的b端口连接，第三与非门的a端口与第一与非门的a端口连接，共同组成输入数据缓冲器的trap*端口，第三与非门的out端口与第四与非门的b端口连接，同时第三与非门的out端口与第一与非门的b端口连接，第一与非门的out端口与第二与非门的a端口连接，第二与非门的b端口与第四与非门的out端口连接，第二与非门的out端口与第四与非门的a端口连接，第二与非门的out端口与第二反相器的in端口连接，第二反相器的out端口为输入数据缓冲器中的dout*端口。
8、进一步，所述与非门由四个晶体管组成，与非门中的第一晶体管g端口与第四晶体管的g端口连接，与非门中的第一晶体管d端口与第四晶体管的s端口连接，与非门中的第二晶体管g端口与第三晶体管的g端口连接，与非门中的第二晶体管d端口与第一晶体管的s端口连接，与非门中的第三晶体管d端口与第四晶体管的d端口连接，与非门中的第三晶体管s端口与第四晶体管的s端口共同组成与非门的vdd端口，与电源连接，与非门中的第二晶体管s端口与gnd连接，第一晶体管的d端口与第四晶体管的s端口共同组成与非门的out端口。
9、进一步，所述反相器由两个晶体管组成，反相器中的第一晶体管的g端口与反相器中的第本文档来自技高网...
【技术保护点】
1.一种氧化物半导体2T0C DRAM非易失性断电测试电路，其特征在于，2T0C DRAM单元分别连接4个传输门，其中，2T0C DRAM单元的RBL端口与第一传输门的OUT端口连接，第一传输门的IN端口与电源连接，第一传输门的VEN端口与Vsense信号连接，第一传输门的VEN*端口与Vsense*信号连接，2T0C DRAM单元的RWL端口与第二传输门的IN端口连接，第二传输门的OUT端口与电流模式灵敏放大器的IIN端口连接，第二传输门的VEN端口与Vsense信号连接，第二传输门的VEN*端口与Vsense*信号连接；电流模式灵敏放大器的PEQ*与PEQ*信号连接，VDD与电源连接，PEQ与PEQ信号连接，VASEN*与VASEN*信号连接，VSAEN与VSAEN信号连接，CSAEN*与CSAEN*信号连接，SA、SA*端口为输出端口，2T0C DRAM单元的WWL端口与第四传输门的OUT端口连接，第四传输门的IN端口与自举写入字线驱动器的OUT端口连接，第四传输门的VEN端口与Vwrite信号连接，第四传输门的VEN*端口与Vwrite*信号连接；自举写入字线驱动器的VD
2.权利要求1所述的氧化物半导体2T0C DRAM非易失性断电测试电路，其特征在于，所述2T0C DRAM单元由第一晶体管和第二晶体管组成，第一晶体管和第二晶体管的有源层为一层氧化物半导体薄膜或多层氧化物薄膜堆叠的复合材料，其中，第一晶体管的d端口为2T0C DRAM单元的WBL端口，第一晶体管的g端口为2T0C DRAM单元的WWL端口，第一晶体管的s端口与第二晶体管的g端口连接，第二晶体管的d端口为2T0C DRAM单元的RBL端口，第二晶体管的s端口为2T0C DRAM单元的RWL端口。
3.权利要求1所述的氧化物半导体2T0C DRAM非易失性断电测试电路，其特征在于，所述传输门由两个晶体管组成，其中，第一晶体管的d端口与第二晶体管的s端口连接，第一晶体管的s端口与第二晶体管的d端口连接，第一晶体管的d端口与第二晶体管的s端口共同组成传输门的IN端口，第一晶体管的s端口与第二晶体管的d端口共同组成传输门的OUT端口，第一晶体管的g端口为传输门的VEN端口，第二晶体管的g端口为传输门的VEN*端口。
4.权利要求1所述的氧化物半导体2T0C DRAM非易失性断电测试电路，其特征在于，自举写入字线驱动器由3个晶体管组成，其中第一晶体管的d端口为自举写入字线驱动器的DEC端口，第一晶体管的g端口为自举写入字线驱动器的VDD端口，第一晶体管的s端口与第二晶体管的g端口连接，第二晶体管的d端口为自举写入字线驱动器的Phase端口，第二晶体管的s端口与第三晶体管的d端口连接，第三晶体管的g端口为自举写入字线驱动器的DEC*端口，第三晶体管的s端口连接GND，第二晶体管的s端口与第三晶体管的d端口共同组成自举写入字线驱动器的OUT端口。
5.权利要求1所述的氧化物半导体2T0C DRAM非易失性断电测试电路，其特征在于，输入数据缓冲器由四个晶体管、两个反相器、四个与非门组成，其中，第一晶体管的s端口连接GND，第一晶体管的g端口与第三晶体管的g端口连接，第一晶体管的d端口与第三晶体管的d端口连接，第一晶体管的g端口与第三晶体管的g端口共同组成输入数据缓冲器的DATA端口，第三晶体管的s端口与第四晶体管的d端口连接，第四晶体管的g端口为输入数据缓冲器的EN*端口，第四晶体管的s端口为输入数据缓冲器的VDD端口，第二晶体管的g端口为输入数据缓冲器的EN*端口，第二晶体管的s端口连接GND，第二晶体管的d端口与第三晶体管的d端口及第一晶体管的d端口连接，第二晶体管的g端口与第一反相器的IN端口连接，第一反相器的OUT端口与第三与非门的B端口连接，第三与非门的A端口与第一与非门的A端口连接，共同组成输入数据缓冲器的TRAP*端口，第三与非门的OUT端口与第四与非门的B端口连接，同时第三与非门的OUT端口与第一与非门的B端口连接，第一与非门的OUT端口与第二与非门的A端口连接，第二与非门的B端口与第四与非门的OUT端口连接，第二与非门...
【技术特征摘要】
1.一种氧化物半导体2t0c dram非易失性断电测试电路，其特征在于，2t0c dram单元分别连接4个传输门，其中，2t0c dram单元的rbl端口与第一传输门的out端口连接，第一传输门的in端口与电源连接，第一传输门的ven端口与vsense信号连接，第一传输门的ven*端口与vsense*信号连接，2t0c dram单元的rwl端口与第二传输门的in端口连接，第二传输门的out端口与电流模式灵敏放大器的iin端口连接，第二传输门的ven端口与vsense信号连接，第二传输门的ven*端口与vsense*信号连接；电流模式灵敏放大器的peq*与peq*信号连接，vdd与电源连接，peq与peq信号连接，vasen*与vasen*信号连接，vsaen与vsaen信号连接，csaen*与csaen*信号连接，sa、sa*端口为输出端口，2t0c dram单元的wwl端口与第四传输门的out端口连接，第四传输门的in端口与自举写入字线驱动器的out端口连接，第四传输门的ven端口与vwrite信号连接，第四传输门的ven*端口与vwrite*信号连接；自举写入字线驱动器的vdd端口与电源连接，phase端口与phase信号连接，dec*端口与wwl*bus信号连接，dec端口与wwl bus信号连接，2t0c dram单元的wbl端口与第三传输门的out端口连接，第三传输门的in端口与输入数据缓冲器的dout*端口连接，第三传输门的ven端口与vwrite信号连接，第三传输门的ven*端口与vwrite*信号连接，输入数据缓冲器的的vdd端口与电源连接，data端口与wbl bus信号连接，trap*端口与trap*信号连接，en*端口与en*信号连接。
2.权利要求1所述的氧化物半导体2t0c dram非易失性断电测试电路，其特征在于，所述2t0c dram单元由第一晶体管和第二晶体管组成，第一晶体管和第二晶体管的有源层为一层氧化物半导体薄膜或多层氧化物薄膜堆叠的复合材料，其中，第一晶体管的d端口为2t0c dram单元的wbl端口，第一晶体管的g端口为2t0c dram单元的wwl端口，第一晶体管的s端口与第二晶体管的g端口连接，第二晶体管的d端口为2t0c dram单元的rbl端口，第二晶体管的s端口为2t0c dram单元的rwl端口。
3.权利要求1所述的氧化物半导体2t0c dram非易失性断电测试电路，其特征在于，所述传输门由两个晶体管组成，其中，第一晶体管的d端口与第二晶体管的s端口连接，第一晶体管的s端口与第二晶体管的d端口连接，第一晶体管的d端口与第二晶体管的s端口共同组成传输门的in端口，第一晶体管的s端口与第二晶体管的d端口共同组成传输门的out端口，第一晶体管的g端口为传输门的ven端口，第二晶体管的g端口为传输门的ven*端口。
4.权利要求1所述的氧化物半导体2t0c dram非易失性断电测试电路，其特征在于，自举写入字线驱动器由3个晶体管组成，其中第一晶体管的d端口为自举写入字线驱动器的dec端口，第一晶体管的g端口为自举写入字线驱动器的vdd端口，第一晶体管的s端口与第二晶体管的g端口连接，第二晶体管的d端口为自举写入字线驱动器的phase端口，第二晶体管的s端口与第三晶体管的d端口连接，第三晶体管的g端口为自举写入字线驱动器的dec*端口，第三晶体管的s端口连接gnd，第二晶体管的s端口与第三晶体管的d端口共同组成自举写入字线驱动器的out端口。
5.权利要求1所述的氧化物半导体2t0c dram非易失性断电测试电路，其特征在于，输入数据缓冲器由四个晶体管、两个反相器、四个与非门组成，其中，第一晶体管的s端口连接gnd，第一晶体管的g端口与第三晶体管的g端口连接，第一晶体管的d端口与第三晶体管的d端口连接，第一晶体管的g端口与第三晶体管的g端口共同组成输入数据缓冲器的data端口，第三晶体管的s端口与第四晶体管的d端口连接，第四晶体管的g端口为输入数据缓冲器的en*端口，第四晶体管的s端口为输入数据缓冲器的vdd端口，第二晶体管的g端口为输入数据缓冲器的en*端口，第二晶体管的s端口连...
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