本发明专利技术提供一种芯片的焊盘排布优化方法、系统、电子设备及存储介质，该方法包括：确定芯片的内部电路面积和焊盘总数；根据焊盘总数确定芯片各边的焊盘数，获得焊盘排布示意图；根据焊盘排布示意图计算芯片的第一芯片面积，并根据内部电路面积计算芯片的第二芯片面积；比较第一芯片面积和第二芯片面积，若第一芯片面积大于第二芯片面积，则根据焊盘类型优化焊盘尺寸，获得焊盘优化面积；根据焊盘优化面积调整芯片的内部电路的版图排布，获得最优芯片面积。本发明专利技术通过优化焊盘尺寸，减少不必要的面积浪费和制造成本，最大化地压缩芯片不必要的面积，最终节省流片成本并提高产品的竞争力。
【技术实现步骤摘要】
本专利技术涉及半导体制造，具体涉及一种芯片的焊盘排布优化方法、系统、电子设备及存储介质。
技术介绍
1、随着半导体工艺技术的不断发展，先进工艺能够在相同面积的芯片上实现更高的性能；另一方面，先进工艺的流片成本也不断攀升。由于先进工艺流片成本极高，单次流片中希望规划尽可能多的可选区域用于直连测试，从而降低每个测试结构的面积成本，因此焊盘摆放策略对最终芯片面积利用率的优化尤其重要，最终目的便是在达到预期功能的前提下保证芯片的面积达到最佳优化。
2、焊盘面积的设计受到多种因素的制约，这些因素涵盖了从测试设备到制造工艺的多个方面。这些因素主要有探针卡的规格、晶圆测试的温度、封装打线的线材、线径、打线根数等。同时晶圆厂作为芯片制造的关键环节，在设计焊盘时，必须充分考虑到晶圆厂对焊盘的摆放、尺寸和形状的要求和建议，以确保焊盘的设计符合制造工艺的要求，并能够提高芯片的成品率和可靠性。
3、目前最常见的焊盘尺寸是60um×60um，整个焊盘区域同时承担晶圆测试和引线键合的功能，这一情况适用于55nm以上单根打线的情况。而对于40nm及以下工艺时，晶圆厂通常将焊盘尺寸变为传统尺寸的两倍，焊盘靠近芯片内测的一半区域作为引线键合的区域，而焊盘靠近外侧的另一半区域作为晶圆测试扎针的区域。这种对所有类型和用途的焊盘进行统一最大兼容化设计，即用最大的尺寸60um×120um来满足所有的需求，使得有些焊盘设计过剩，从而导致芯片有效空间利用率较低，同时采用过大的焊盘设计会直接导致芯片面积增大，进而导致流片成本急剧上升。
技术实现思路
1、鉴于现有技术的上述不足，本专利技术提供一种芯片的焊盘排布优化方法、系统、电子设备及存储介质，有效解决现有技术中焊盘设计不合理导致芯片有效空间利用率较低和流片成本急剧上升的问题。
2、在本专利技术的第一方面，本专利技术提供一种芯片的焊盘排布优化方法，所述方法包括：
3、确定芯片的内部电路面积和焊盘总数；
4、根据所述焊盘总数确定所述芯片各边的焊盘数，获得焊盘排布示意图；
5、根据所述焊盘排布示意图计算所述芯片的第一芯片面积，并根据所述内部电路面积计算所述芯片的第二芯片面积；
6、比较所述第一芯片面积和所述第二芯片面积，若所述第一芯片面积大于所述第二芯片面积，则根据焊盘类型优化焊盘尺寸，获得焊盘优化面积；
7、根据所述焊盘优化面积调整所述芯片的内部电路的版图排布，获得最优芯片面积。
8、进一步的，所述确定芯片的内部电路面积和焊盘总数，包括：
9、确定所述芯片的内部电路各个模块的排布方式和模块面积；
10、根据所述排布方式和模块面积计算获得所述内部电路面积；
11、确定需要连接到外部元件或接口的焊盘类型，根据电路设计确定每种焊盘类型的数量，求和获得焊盘总数。
12、进一步的，所述根据所述焊盘总数确定所述芯片各边的焊盘数，获得焊盘排布示意图，包括：
13、将所述焊盘总数除以所述芯片的边的数量，获得所述芯片各边的焊盘数；
14、在所述芯片的拐角预留填充空间，所述填充空间的面积为焊盘面积的两倍；
15、根据所述芯片各边的焊盘数确定焊盘间距，获得焊盘排布示意图。
16、进一步的，所述根据所述焊盘排布示意图计算所述芯片的第一芯片面积，并根据所述内部电路面积计算所述芯片的第二芯片面积，包括：
17、根据所述焊盘排布示意图将所述芯片的形状简化成正方形；
18、计算所述正方形的单边长度，根据所述单边长度计算获得所述第一芯片面积；
19、根据所述内部电路面积预留设定阈值范围的余量，获得所述第二芯片面积。
20、进一步的，所述根据焊盘类型优化焊盘尺寸，获得焊盘优化面积，包括：
21、若第一焊盘为常温晶圆测试并进行双线打线，根据探卡厂信息和测试厂信息优化所述第一焊盘的尺寸，确定第一焊盘优化面积，所述第一焊盘优化面积的范围为55um×120um～60um×120um。
22、进一步的，所述根据焊盘类型优化焊盘尺寸，获得焊盘优化面积，还包括：
23、若第二焊盘为常温晶圆测试并进行单根打线，确定第二焊盘优化面积，所述第二焊盘优化面积的范围为48.6um×100um～60um×120um。
24、进一步的，所述根据焊盘类型优化焊盘尺寸，获得焊盘优化面积，还包括：
25、若第三焊盘为只进行打线操作，不进行常温晶圆测试，且所述第三焊盘下方没有静电放电保护金属走线，确定第三焊盘优化面积，所述第三焊盘优化面积为48.6um×48.6um～60um×60um。
26、在本专利技术的第二方面，本专利技术提供一种芯片的焊盘排布优化系统，所述系统包括：
27、参数确定模块，用于确定芯片的内部电路面积和焊盘总数；
28、焊盘排布模块，用于根据所述焊盘总数确定所述芯片各边的焊盘数，获得焊盘排布示意图；
29、第一计算模块，用于根据所述焊盘排布示意图计算所述芯片的第一芯片面积，并根据所述内部电路面积计算所述芯片的第二芯片面积；
30、焊盘优化模块，用于比较所述第一芯片面积和所述第二芯片面积，若所述第一芯片面积大于所述第二芯片面积，则根据焊盘类型优化焊盘尺寸，获得焊盘优化面积；
31、第二计算模块，用于根据所述焊盘优化面积调整所述芯片的内部电路的版图排布，获得最优芯片面积。
32、在本专利技术的第三方面，本专利技术提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序实现如本专利技术的第一方面所述芯片的焊盘排布优化方法。
33、在本专利技术的第四方面，本专利技术提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如本专利技术的第一方面所述芯片的焊盘排布优化方法。
34、本专利技术提供的芯片的焊盘排布优化方法、系统、电子设备及存储介质，对所有用途的焊盘进行分类，并结合多方信息确定相应类型焊盘的设计窗口尺寸，从而在保证封装打线及晶圆测试窗口充足的情况下，通过优化焊盘尺寸，减少不必要的面积浪费和制造成本，最大化地压缩芯片不必要的面积，最终节省流片成本并提高产品的竞争力。
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【技术保护点】
1.一种芯片的焊盘排布优化方法，其特征在于，所述方法包括：
2.根据权利要求1所述的芯片的焊盘排布优化方法，其特征在于，所述确定芯片的内部电路面积和焊盘总数，包括：
3.根据权利要求1所述的芯片的焊盘排布优化方法，其特征在于，所述根据所述焊盘总数确定所述芯片各边的焊盘数，获得焊盘排布示意图，包括：
4.根据权利要求3所述的芯片的焊盘排布优化方法，其特征在于，所述根据所述焊盘排布示意图计算所述芯片的第一芯片面积，并根据所述内部电路面积计算所述芯片的第二芯片面积，包括：
5.根据权利要求1所述的芯片的焊盘排布优化方法，其特征在于，所述根据焊盘类型优化焊盘尺寸，获得焊盘优化面积，包括：
6.根据权利要求5所述的芯片的焊盘排布优化方法，其特征在于，所述根据焊盘类型优化焊盘尺寸，获得焊盘优化面积，还包括：
7.根据权利要求6所述的芯片的焊盘排布优化方法，其特征在于，所述根据焊盘类型优化焊盘尺寸，获得焊盘优化面积，还包括：
8.一种芯片的焊盘排布优化系统，其特征在于，所述系统包括：
9.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序实现如权利要求1至7任一项所述芯片的焊盘排布优化方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述芯片的焊盘排布优化方法。
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【技术特征摘要】
1.一种芯片的焊盘排布优化方法，其特征在于，所述方法包括：
2.根据权利要求1所述的芯片的焊盘排布优化方法，其特征在于，所述确定芯片的内部电路面积和焊盘总数，包括：
3.根据权利要求1所述的芯片的焊盘排布优化方法，其特征在于，所述根据所述焊盘总数确定所述芯片各边的焊盘数，获得焊盘排布示意图，包括：
4.根据权利要求3所述的芯片的焊盘排布优化方法，其特征在于，所述根据所述焊盘排布示意图计算所述芯片的第一芯片面积，并根据所述内部电路面积计算所述芯片的第二芯片面积，包括：
5.根据权利要求1所述的芯片的焊盘排布优化方法，其特征在于，所述根据焊盘类型优化焊盘尺寸，获得焊盘优化面积，包括：
6.根据权利...
【专利技术属性】
技术研发人员：曹东，温传敬，
申请(专利权)人：深圳市汇春科技股份有限公司，
类型：发明
国别省市：
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