【技术实现步骤摘要】
本公开实施例涉及半导体领域，特别涉及一种集成电路的布局结构及其制作方法。
技术介绍
1、集成电路是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。
2、其中，随着集成电路的集成度越来越高，相邻晶体管之间的间距越来越小，开发出共源极或者共漏极的晶体管，通过共源极或者共漏极来提高集成度。
3、然而目前存在着共源极或者共漏极晶体管的共源漏极电阻值大的问题。
技术实现思路
1、本公开实施例提供一种集成电路的布局结构及其制作方法，至少可以降低半导体结构的电阻。
2、根据本公开一些实施例，本公开实施例一方面提供一种集成电路的布局结构，包括：基底；沿第一方向依次排布的多个晶体管，相邻两个所述晶体管串联连接，每一所述晶体管包括位于所述基底上的栅极及位于所述栅极相对两侧的源极区及漏极区，所述源极区及所述漏极区位于所述基底内，且相串联的两个所述晶体管共用所述源极区或者所述漏极区，其中，共用的所述源极区或者所述漏极区被定义为共源漏极区，处于首级的所述晶体管以及处于尾级的所述晶体管均被定义为边缘晶体管；第一金属硅化物部，所述第一金属硅化物部位于所述基底内，所述第一金属硅化物部位于所述边缘晶体管远离与所述边缘晶体管相邻的另
3、在一些实施例中，还包括：第一导电插塞，所述第一导电插塞位于所述边缘晶体管远离与其相邻所述晶体管的一侧，所述第一导电插塞位于所述第一金属硅化物部的顶面且与所述第一金属硅化物部连接，所述第一导电插塞的顶面高于所述基底的顶面。
4、在一些实施例中，还包括：第二导电插塞，所述第二导电插塞位于串联的所述晶体管的栅极之间，且所述第二导电插塞位于所述第二金属硅化物部的顶面且与所述第二金属硅化物部连接，所述第二导电插塞的顶面高于所述基底的顶面。
5、在一些实施例中，所述第一导电插塞与所述第二导电插塞的材料相同。
6、在一些实施例中，还包括：第一导电层，所述第一导电层位于所述第一导电插塞的顶面且与所述第一导电插塞接触电连接，且所述第一导电层与所述第二导电插塞相绝缘。
7、在一些实施例中，还包括：伪导电层，所述伪导电层与所述第一导电层同层设置，且所述伪导电层与所述第二导电插塞顶面相接触，所述伪导电层与所述第一导电层相绝缘。
8、在一些实施例中，所述第一金属硅化物部的材料与所述第二金属硅化物部的材料相同。
9、在一些实施例中，所述第一金属硅化物部的材料与所述第二金属硅化物部的材料不同，且所述第二金属硅化物部材料的电阻率小于所述第一金属硅化物部材料的电阻率。
10、在一些实施例中，还包括：掺杂层，所述掺杂层位于所述基底内，所述掺杂层与所述第二金属硅化物部相邻接。
11、根据本公开一些实施例，本公开实施例另一方面还提供一种集成电路的布局结构的制作方法，包括：提供基底；形成沿第一方向依次排布的多个晶体管，相邻两个所述晶体管串联连接，每一所述晶体管包括位于所述基底上的栅极及位于所述栅极相对两侧的源极区及漏极区，所述源极区及所述漏极区位于所述基底内，且相串联的两个所述晶体管共用所述源极区或者所述漏极区，其中，共用的所述源极区或者所述漏极区被定义为共源漏极区，处于首级的所述晶体管以及处于尾级的所述晶体管均被定义为边缘晶体管；形成第一金属硅化物部，所述第一金属硅化物部位于所述基底内，所述第一金属硅化物部位于所述边缘晶体管远离与所述边缘晶体管相邻的另一所述晶体管的一侧，且与所述边缘晶体管中非共源漏极区的源极区或漏极区电连接；形成第二金属硅化物部，所述第二金属硅化物部位于所述基底内，且所述第二金属硅化物部在所述基底表面的正投影与所述栅极在所述基底表面的正投影间隔设置，所述第二金属硅化物部与所述共源漏极区连接。
12、在一些实施例中，还包括：在同一工艺步骤中形成所述第一金属硅化物部及所述第二金属硅化物部。
13、在一些实施例中，还包括：介质层，所述介质层位于所述基底的表面，且环绕所述栅极，形成所述第一金属硅化物部的工艺步骤包括：刻蚀所述介质层和部分所述基底，以形成第一凹槽，所述第一凹槽暴露所述边缘晶体管中的非共源漏极区的源极区或漏极区；形成金属层，所述金属层位于所述第一凹槽的底面；采用退火工艺将使所述金属层与所述基底反应，以形成所述第一金属硅化部；去除未反应的所述金属层。
14、在一些实施例中，形成所述第二金属硅化物部的工艺步骤包括：刻蚀所述介质层和部分所述基底，以形成第二凹槽，所述第二凹槽暴露所述边缘晶体管的共源漏极区；形成所述金属层，所述金属层位于所述第二凹槽的底面；采用退火工艺将使所述金属层与所述基底反应，以形成所述第二金属硅化部；去除未反应的所述金属层。
15、在一些实施例中，形成所述第一金属硅化物部和所述第二金属硅化物部之前，形成所述第二凹槽后还包括：沿所述第二凹槽向所述基底进行离子注入，以在所述基底内形成掺杂层，所述掺杂层与共源漏极区接触连接。
16、在一些实施例中，形成所述第二金属硅化物部之后还包括：形成第一导电插塞，所述第一导电插塞位于首联及尾联的所述晶体管远离相邻所述晶体管的一侧，所述第一导电插塞位于所述第一金属硅化物部的顶面且与所述第一金属硅化物部连接，所述第一导电插塞的顶面高于所述基底的顶面；形成第二导电插塞，所述第二导电插塞位于串联的所述晶体管的栅极之间，且所述第二导电插塞位于所述第二金属硅化物部的顶面且与所述第二金属硅化物部连接，所述第二导电插塞的顶面高于所述基底的顶面。
17、在一些实施例中，在同一步工艺中形成所述第一导电插塞及所述第二导电插塞。
18、本公开实施例提供的技术方案至少具有以下优点：通过设置多个沿第一方向排布的晶体管，且相邻晶体管之间共源极区或者共漏极区，从而形成共源漏极区的晶体管，将串联的晶体管中处于边缘的两个晶体管定义为边缘晶体管，第一金属硅化物部与边缘晶体管中非共源漏极区的源极区或者漏极区连接，通过设置第一金属硅化物部以便于将边缘晶体管中非共源漏极区的源极区或者漏极区的信号引出，第二金属硅化物部位于基底内且与共源漏极区连接，通过第二金属硅化物部可以降低共源漏极区的电阻，从而可以降低串联的晶体管的电阻，进而降低整个集成电路的电阻。
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1.一种集成电路的布局结构，其特征在于，包括：
2.根据权利要求1所述的集成电路的布局结构，其特征在于，还包括：第一导电插塞，所述第一导电插塞位于所述边缘晶体管远离与其相邻所述晶体管的一侧，所述第一导电插塞位于所述第一金属硅化物部的顶面且与所述第一金属硅化物部连接，所述第一导电插塞的顶面高于所述基底的顶面。
3.根据权利要求2所述的集成电路的布局结构，其特征在于，还包括：第二导电插塞，所述第二导电插塞位于串联的所述晶体管的栅极之间，且所述第二导电插塞位于所述第二金属硅化物部的顶面且与所述第二金属硅化物部连接，所述第二导电插塞的顶面高于所述基底的顶面。
4.根据权利要求3所述的集成电路的布局结构，其特征在于，所述第一导电插塞与所述第二导电插塞的材料相同。
5.根据权利要求3所述的集成电路的布局结构，其特征在于，还包括：第一导电层，所述第一导电层位于所述第一导电插塞的顶面且与所述第一导电插塞接触电连接，且所述第一导电层与所述第二导电插塞相绝缘。
6.根据权利要求5所述的集成电路的布局结构，其特征在于，还包括：伪导电层，所述伪
7.根据权利要求1所述的集成电路的布局结构，其特征在于，所述第一金属硅化物部的材料与所述第二金属硅化物部的材料相同。
8.根据权利要求1所述的集成电路的布局结构，其特征在于，所述第一金属硅化物部的材料与所述第二金属硅化物部的材料不同，且所述第二金属硅化物部材料的电阻率小于所述第一金属硅化物部材料的电阻率。
9.根据权利要求1所述的集成电路的布局结构，其特征在于，还包括：掺杂层，所述掺杂层位于所述基底内，所述掺杂层与所述第二金属硅化物部相邻接。
10.一种集成电路的布局结构的制作方法，其特征在于，包括：
11.根据权利要求10所述的集成电路的布局结构的制作方法，其特征在于，在同一工艺步骤中形成所述第一金属硅化物部及所述第二金属硅化物部。
12.根据权利要求10或11所述的集成电路的布局结构的制作方法，其特征在于，还包括：
13.根据权利要求12所述的集成电路的布局结构的制作方法，其特征在于，形成所述第二金属硅化物部的工艺步骤包括：
14.根据权利要求13所述的集成电路的布局结构的制作方法，其特征在于，形成所述第一金属硅化物部和所述第二金属硅化物部之前，形成所述第二凹槽后还包括：沿所述第二凹槽向所述基底进行离子注入，以在所述基底内形成掺杂层，所述掺杂层与共源漏极区接触连接。
15.根据权利要求10所述的集成电路的布局结构的制作方法，其特征在于，形成所述第二金属硅化物部之后还包括：形成第一导电插塞，所述第一导电插塞位于首联及尾联的所述晶体管远离相邻所述晶体管的一侧，所述第一导电插塞位于所述第一金属硅化物部的顶面且与所述第一金属硅化物部连接，所述第一导电插塞的顶面高于所述基底的顶面；
16.根据权利要求15所述的集成电路的布局结构的制作方法，其特征在于，在同一步工艺中形成所述第一导电插塞及所述第二导电插塞。
...【技术特征摘要】
1.一种集成电路的布局结构，其特征在于，包括：
2.根据权利要求1所述的集成电路的布局结构，其特征在于，还包括：第一导电插塞，所述第一导电插塞位于所述边缘晶体管远离与其相邻所述晶体管的一侧，所述第一导电插塞位于所述第一金属硅化物部的顶面且与所述第一金属硅化物部连接，所述第一导电插塞的顶面高于所述基底的顶面。
3.根据权利要求2所述的集成电路的布局结构，其特征在于，还包括：第二导电插塞，所述第二导电插塞位于串联的所述晶体管的栅极之间，且所述第二导电插塞位于所述第二金属硅化物部的顶面且与所述第二金属硅化物部连接，所述第二导电插塞的顶面高于所述基底的顶面。
4.根据权利要求3所述的集成电路的布局结构，其特征在于，所述第一导电插塞与所述第二导电插塞的材料相同。
5.根据权利要求3所述的集成电路的布局结构，其特征在于，还包括：第一导电层，所述第一导电层位于所述第一导电插塞的顶面且与所述第一导电插塞接触电连接，且所述第一导电层与所述第二导电插塞相绝缘。
6.根据权利要求5所述的集成电路的布局结构，其特征在于，还包括：伪导电层，所述伪导电层与所述第一导电层同层设置，且所述伪导电层与所述第二导电插塞顶面相接触，所述伪导电层与所述第一导电层相绝缘。
7.根据权利要求1所述的集成电路的布局结构，其特征在于，所述第一金属硅化物部的材料与所述第二金属硅化物部的材料相同。
8.根据权利要求1所述的集成电路的布局结构，其特征在于，所述第一金属硅化物部的材料与所述第二金属硅化物部的材料不同，且所述第二...
【专利技术属性】
技术研发人员：白文琦，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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