一种半导体器件栅极的制作方法技术

本发明专利技术提供了一种半导体器件栅极的制作方法，在衬底上生成栅极氧化层之后，在所述栅极氧化层上沉积多晶硅层，并在所述多晶硅层上形成图案化的掩膜层，其关键在于，在图案化的掩膜层两侧形成侧壁聚合物；使图案化的掩膜层及侧壁聚合物做掩膜，刻蚀所述多晶硅层；移除图案化的掩膜层及侧壁聚合物构成的掩膜。应用本发明专利技术使刻蚀出来的栅极宽度达到均匀，从而使栅极到源极和漏极的距离相等，提高了器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制作
，特别涉及。
技术介绍
目前，伴随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、 更大的数据存储量以及更多的功能，晶片朝向更高的元件密度、高集成度方向发展，半导体 器件的栅极变得越来越细且长度变得较以往更短。半导体器件的制造技术已进入65nm乃 至45nm工艺节点，栅极宽度的最小特征尺寸已经达到45nm或更小。 多晶硅是制造栅极的优选材料，其具有特殊的耐热性以及较高的刻蚀成图精确 性。图1、图2、图3说明现有栅极的制造方法如图1所示，首先需在半导体衬底100上生 成栅极氧化层110，然后在栅极氧化层110上沉积多晶硅层120，随后涂布具有流动性的底 部抗反射层(BARC)130和光刻胶140。接下来如图2所示，图案化光刻胶层140，定义出栅 极的位置，以光刻胶图形140为掩膜，刻蚀BARC层130，得到图案化光刻胶层和BARC层。然 后继续以光刻胶图形140和BARC层130为掩膜刻蚀多晶硅层120，形成栅极，如图3所示。 由于栅极的宽度决定着源/漏极到栅极的距离，从而影响着器件的性能，所以，如 何形成高质量的栅极是半导体制造工艺中必须关注的问题之一。尤其对于小尺寸器件，光 刻栅极时对光刻的精度要求较高，工艺难度较大，由于图案化的掩膜层形状不均匀，很容易 出现蚀刻的栅极局部宽度过短，那么该局部源区极和漏极就可能穿通，导致器件失效。图4A 是形成理想栅极的俯视图。如图4A所示，由于栅极402刻蚀形状良好，该源极401和漏极 403工作正常。图4B是局部过短栅极的俯视图。如图4B所示，由于栅极402局部过短，该 局部源极401和漏极403穿通，形成穿通电流，导致器件失效。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供，能够解决形成的栅极宽度局部不均匀，导致局部源极和漏极穿通，使器件失效的问题。 为达到上述目的，本专利技术的技术方案具体是这样实现的 本专利技术公开了，在衬底上生成栅极氧化层之后， 在所述栅极氧化层上沉积多晶硅层，并在所述多晶硅层上形成图案化的掩膜层，关键是该 方法还包括 在图案化的掩膜层两侧形成侧壁聚合物； 使图案化的掩膜层及侧壁聚合物做掩膜，刻蚀所述多晶硅层； 移除图案化的掩膜层及侧壁聚合物构成的掩膜。 所述图案化的掩膜层包括底部抗反射层和光刻胶层。 所述形成侧壁聚合物的方法为干法等离子刻蚀方法，进行垂直单向性的回蚀刻。 所述干法等离子刻蚀的工艺参数包括反应室压力为10mTorr 100mTorr，射频功率为100W 500W，三氟甲烷的流量为50sccm 300sccm，氧气的流量为10sccm 100sccm，氩气的流量为50sccm 250sccm，刻蚀时间为10s 100s。 所述形成侧壁聚合物的厚度为5nm 10nm。 所述图案化的掩膜层和侧壁聚合物采用氧气等离子灰化方法和湿法移除。 由上述的技术方案可见，本专利技术提供的，在图案 化光刻胶层和BARC层之后，在图案化的掩膜层两侧形成侧壁聚合物，使图案化光刻胶层和 BARC层以及侧壁聚合物做掩膜，均匀的掩膜形状，使刻蚀出来的栅极宽度达到均匀，从而使 栅极到源极和漏极的距离相等，提高了器件的性能。附图说明 图1为多晶硅层表面具有底部抗反射层和光刻胶层的器件剖面示意图。 图2为图1中刻蚀底部抗反射层和光刻胶层后的器件剖面示意图。 图3为图2中刻蚀多晶硅层后形成栅极的现有技术的器件剖面示意图。 图4A和4B为形成理想栅极和局部过短栅极的俯视图。 图5为本专利技术栅极制作方法的流程图。 图6A至图6E为本专利技术制作栅极的剖面示意图。具体实施例方式为使本专利技术的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本专利技术进一步详细说明。 本专利技术提供的半导体器件栅极的制作方法，在图案化光刻胶层和BARC层之后，在 图案化的掩膜层两侧形成侧壁聚合物，使图案化光刻胶层和BARC层以及侧壁聚合物做掩 膜，均匀的掩膜形状，使刻蚀出来的栅极宽度达到均匀。 本专利技术提供的半导体器件栅极制作方法特别适用于特征尺寸在65nm及以下的半 导体器件栅极的制作。 图5为根据本专利技术实施例的栅极制作方法的流程图，其在此不应过度限制本发 明保护的范围。如图5所示，步骤501，在半导体衬底上形成介质层，该介质层为栅极氧化 层；步骤502，在所述介质层上形成多晶硅层；步骤503，在多晶硅层表面形成BARC层，并在 BARC层之上形成光刻胶层；步骤504，图案化光刻胶层和BARC层；步骤505，在图案化的掩 膜层两侧形成侧壁聚合物；步骤506，使图案化光刻胶层和BARC层及侧壁聚合物做掩膜，刻 蚀多晶硅层；步骤507，移除图案化光刻胶层和BARC层及侧壁聚合物构成的掩膜。 图6A至图6E的剖面图，详细说明如图5所示的本专利技术的栅极制作方法。图6A为 首先需在半导体衬底100上生成栅极氧化层IIO，然后在栅极氧化层110上沉积多晶硅层 120，随后涂布具有流动性的BARC层130和光刻胶层140。 本实施例中，沉积多晶硅层的方法为原有的化学气相沉积方法；利用旋涂工艺形 成BARC层，以使显影后的光刻胶图形更加清晰。 接下来如图6B所示，图案化光刻胶层140，定义出栅极的位置，以光刻胶图形140 为掩膜，刻蚀BARC层130。 本实施例中，利用曝光、显影等光刻工艺图案化所述光刻胶层以定义栅极的位置，以光刻胶图形为掩膜，刻蚀BARC层。 由于图案化的掩膜层形状不均匀，很容易出现蚀刻的栅极局部宽度过短，那么该 局部源极和漏极就可能穿通，导致器件失效，所以接下来做一侧壁聚合物，使栅极到源极和 漏极的距离相等，提高器件的性能。 然后如图6C所示，在图案化的掩膜层两侧形成侧壁聚合物150。 本实施例中，形成侧壁聚合物，利用干法等离子刻蚀方法，进行垂直单向性的回蚀刻，在以光刻胶层和BARC层形成的掩膜层两旁，各形成一侧壁聚合物。干法等离子刻蚀的工艺参数包括反应室压力为10mTorr 100mTorr，射频功率为100W 500W，三氟甲烷的流量为50sccm 300sccm，氧气的流量为10sccm 100sccm，氩气的流量为50sccm 250sccm，刻蚀时间为10s 100s。由于干法刻蚀过程中，发生聚合反应，聚合反应速率大于刻蚀速率，所以会形成侧壁聚合物，形成侧壁聚合物的厚度通常为5nm 10nm。 如图6D所示，使图案化光刻胶层和BARC层及侧壁聚合物做掩膜，刻蚀多晶硅层。 最后，如图6E所示，移除图案化光刻胶层和BARC层及侧壁聚合物构成的掩膜。至此，栅极制作完成。 本实施例中，利用氧气等离子灰化方法去除图案化光刻胶层和BARC层，同时会去 除部分侧壁聚合物，然后用湿法彻底去除剩余侧壁聚合物，得到外形轮廓良好的栅极120。 由上述的实施例可见，本专利技术提供的，在图案化 光刻胶层和BARC层之后，在图案化的掩膜层两侧形成侧壁聚合物，使图案化光刻胶层和 BARC层以及侧壁聚合物做掩膜，均匀的掩膜形状，使刻蚀出来的栅极宽度达到均匀，从而使 栅极到源极和漏极的距离相等，提高了器件的性能。本文档来自技高网...

【技术保护点】
一种半导体器件栅极的制作方法，在衬底上生成栅极氧化层之后，在所述栅极氧化层上沉积多晶硅层，并在所述多晶硅层上形成图案化的掩膜层，其特征在于，该方法还包括：在图案化的掩膜层两侧形成侧壁聚合物；使图案化的掩膜层及侧壁聚合物做掩膜，刻蚀所述多晶硅层；移除图案化的掩膜层及侧壁聚合物构成的掩膜。

【技术特征摘要】
一种半导体器件栅极的制作方法，在衬底上生成栅极氧化层之后，在所述栅极氧化层上沉积多晶硅层，并在所述多晶硅层上形成图案化的掩膜层，其特征在于，该方法还包括在图案化的掩膜层两侧形成侧壁聚合物；使图案化的掩膜层及侧壁聚合物做掩膜，刻蚀所述多晶硅层；移除图案化的掩膜层及侧壁聚合物构成的掩膜。2. 如权利要求1所述的方法，其特征在于，所述图案化的掩膜层包括底部抗反射层和 光刻胶层。3. 如权利要求1所述的方法，其特征在于，所述形成侧壁聚合物的方法为干法等离子 刻蚀方法，进行垂直单向性的回蚀刻。4. 如权...

【专利技术属性】
技术研发人员：张海洋，陈海华，黄怡，赵林林，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：11[中国|北京]