【技术实现步骤摘要】
本专利技术涉及电子电路，具体涉及一种时钟信号延迟的控制电路。
技术介绍
1、随着集成电路工艺的发展，电路的速度越来越快，时钟频率不断提升。时钟采样的原理基于奈奎斯特采样定理，该定理指出：在采样过程中，采样频率必须大于等于模拟信号中最高频率的两倍，才能完整地还原出原始模拟信号。时钟采样的过程主要包括两个步骤：采样和量化。采样是指在给定时钟信号的触发下，对模拟信号进行瞬时取样。量化则是将采样得到的连续模拟信号值转换为离散的数字信号值。在时钟采样中，时钟信号起到了至关重要的作用。时钟信号的稳定性和准确性直接影响到采样的精度和信号还原的质量。通常情况下，时钟信号由晶体振荡器提供，通过频率稳定的振荡器产生，并通过分频电路进行频率调整。
2、在ddr ip的应用中，数据（dq）和采样时钟（dqs）的单位时间间隔（ui，1ui为时钟周期的一半）越来越小，需要对dq和dqs的相对位置进行训练，才能够使得dqs采样到正确的dq，并且预留足够的空余时间。在ddr phy电路中，需要得到与1ui与2ui时间相等的延迟线，进而对dqs相对位置进行调整，完成对dq的采样。但是，在现有的1ui校准电路，受到d触发器本身建立和保持时间影响较大，导致校准不够精确。如图2所示，当clk_dly与clk_ndly的相位相差小于1ui时，flag0为0，flag1为1，当可变延迟线2逐渐增加，clk_dly被推至与clk_ndly相位差为1ui时，flag0跳变为1，flag1跳变为0，此时两条可变延迟线的相位差即为1ui。但这个结果受到了d触发器本身建
技术实现思路
1、本专利技术的目的是提供一种时钟信号延迟的控制电路，该电路能够通过校准，实现ddr phy ip中对dq和dqs的相对位置进行训练，使得dqs采样到正确的dq，并且预留足够的margin。通过校准得到时钟信号1ui/2ui的延迟线，同时不受d触发器本身建立时间与保持时间的影响，实现更加精确的1ui/2ui校准。
2、一种时钟信号延迟的控制电路，包括：第一可变延迟线、第二可变延迟线和1ui/2ui校准电路；
3、所述第一可变延迟线的输入端连接时钟信号，输出端连接1ui/2ui校准电路；
4、所述第二可变延迟线的输入端连接时钟信号，输出端连接1ui/2ui校准电路；
5、所述1ui/2ui校准电路根据第一可变延迟线和第二可变延迟线输出的时钟信号进行校准。
6、优选地，所述1ui/2ui校准电路包括：第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、第一放大器、第一信号选择器、第二信号选择器和鉴相模块；
7、所述第一触发器的d端连接cal en，q端连接第一放大器的输入端，clk端连接clkndly；
8、所述第二触发器的d端连接第一放大器的输出端，q端连接第一信号选择器的0端，clk端连接clk ndly；
9、所述第三触发器的d端连接cal en，q端连接第一信号选择器的1端，clk端连接clkndly；
10、所述第四触发器的d端连接cal en，q端连接第二信号选择器的0端，clk端连接clkdly；
11、所述第五触发器的d端连接cal en，q端连接第二信号选择器的1端，clk端连接clkdly；
12、所述第一信号选择器和所述第二信号选择器的输出端都连接在鉴相模块的输入端。
13、优选地，所述第一可变延迟线为固定长度的延迟线。
14、优选地，所述第二可变延迟线的长度根据校准电路的输出调整。
15、优选地，所述鉴相模块包括：第一mos管、第二mos管、第三mos管、第四mos管、第五mos管、第六mos管、第七mos管、第八mos管和第一非门；
16、所述第一mos管的栅极连接所述第二信号选择器的输出端，漏极与所述第二mos管的漏极和所述第五mos管的漏极连接；
17、所述第二mos管的漏极与所述第三mos管的栅极连接；
18、所述第三mos管的栅极与所述第六mos管的栅极连接，漏极与所述第一非门的输入端连接；
19、所述第四mos管的栅极与所述第一信号选择器的输出端连接，漏极与所述第一非门的输入端连接；
20、所述第五mos管的漏极与所述第一mos管和所述第二mos管的漏极连接，源极和所述第七mos管的漏极连接；
21、所述第六mos管的栅极与所述第一mos管的漏极、第二mos管的漏极与所述第五mos管的漏极相连，漏极与所述第一非门的输入端相连，源极与所述第八mos管的漏极相连；
22、所述第七mos管的栅极与所述第二信号选择器的输出端相连，源极接地；
23、所述第八mos管的栅极与所述第一信号选择器的输出端相连，源极接地。
24、优选地，所述第二触发器和所述第四触发器为2ui路径；
25、所述第二触发器和所述第四触发器为上升沿触发。
26、优选地，所述第三触发器和所述第五触发器为1ui路径；
27、所述第三触发器和所述第五触发器为下降沿触发；
28、采用mos cap做负载对上升沿触发的所述第三触发器和所述第五触发器clk到d端的延迟进行补偿。
29、一种时钟信号延迟的控制电路的训练方法，包括：
30、根据校准使能信号判断是否需要对时钟信号进行校准；
31、当校准使能信号为1时，对时钟信号进行校准；
32、第一可变延迟线和第二可变延迟线的输出信号对校准使能信号进行采样；
33、第一信号选择器和第二信号选择器根据采样的校准使能信号选择校准模式进行校准；
34、鉴相模块对所述校准结果进行检验。
35、优选地，所述第一信号选择器和第二信号选择器根据采样的校准使能信号选择校准模式进行校准包括：
36、当信号选择器输出为1时，选择1ui路径，进行1ui校准；
37、clk_ndly的下降沿对cal_en进行采样，输出q2，clk_dly上升沿对clk_en进行采样，输出q4；
38、当clk_dly第一个上升沿先于clk_ndly的第一个下降沿时，q4上升沿将提前于q2到来，此时鉴相器输出为0，第二可变延迟线的code增加，推动clk_dly，直到clk_dly的第一个上升沿与clk_ndly的第一个下降沿重合，q2与q4上升沿的先后位置改变，q4上升沿落后于q2到来，鉴相器输出cal_out跳变为1，此时第二可变延迟线对应的code即为1ui校准结果。
39、优选地，所述第一信号选择器和第二信号选择器根据采样的校准使能信号本文档来自技高网...
【技术保护点】
1.一种时钟信号延迟的控制电路，其特征在于，包括：第一可变延迟线、第二可变延迟线和1UI/2UI校准电路；
2.根据权利要求1所述的一种时钟信号延迟的控制电路，其特征在于，所述1UI/2UI校准电路包括：第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、第一放大器、第一信号选择器、第二信号选择器和鉴相模块；
3.根据权利要求1所述的一种时钟信号延迟的控制电路，其特征在于，所述第一可变延迟线为固定长度的延迟线。
4.根据权利要求1所述的一种时钟信号延迟的控制电路，其特征在于，所述第二可变延迟线的长度根据校准电路的输出调整。
5.根据权利要求2所述的一种时钟信号延迟的控制电路，其特征在于，所述鉴相模块包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管和第一非门；
6.根据权利要求2所述的一种时钟信号延迟的控制电路，其特征在于，所述第二触发器和所述第四触发器为2UI路径；
7.根据权利要求2所述的一种时钟信号延迟的控制电路，其特征在于，所述
8.一种时钟信号延迟的控制电路的训练方法，其特征在于，包括：
9.根据权利要求8所述的一种时钟信号延迟的控制电路的训练方法，其特征在于，所述第一信号选择器和第二信号选择器根据采样的校准使能信号选择校准模式进行校准包括：
10.根据权利要求8所述的一种时钟信号延迟的控制电路的训练方法，其特征在于，所述第一信号选择器和第二信号选择器根据采样的校准使能信号选择校准模式进行校准包括：
...【技术特征摘要】
1.一种时钟信号延迟的控制电路，其特征在于，包括：第一可变延迟线、第二可变延迟线和1ui/2ui校准电路；
2.根据权利要求1所述的一种时钟信号延迟的控制电路，其特征在于，所述1ui/2ui校准电路包括：第一触发器、第二触发器、第三触发器、第四触发器、第五触发器、第一放大器、第一信号选择器、第二信号选择器和鉴相模块；
3.根据权利要求1所述的一种时钟信号延迟的控制电路，其特征在于，所述第一可变延迟线为固定长度的延迟线。
4.根据权利要求1所述的一种时钟信号延迟的控制电路，其特征在于，所述第二可变延迟线的长度根据校准电路的输出调整。
5.根据权利要求2所述的一种时钟信号延迟的控制电路，其特征在于，所述鉴相模块包括：第一mos管、第二mos管、第三mos管、第四mos管、第...
【专利技术属性】
技术研发人员：庞高远，刘德启，
申请(专利权)人：中茵微电子南京有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。