【技术实现步骤摘要】
本专利技术涉及数字电路，具体为一种基于fpga的高速译码及高分辨率的时间数字转化器。
技术介绍
1、目前，tdc数字设计化的方法里面主要有计数型tdc，延迟链型tdc，多相时钟型tdc，游标延迟链型tdc，环形震荡型tdc。计数型和多相时钟型 tdc复杂性偏低、消耗资源偏少，但分辨率受限；游标型分辨率较高，但结构复杂、消耗资源较多；环形和延迟链型tdc在这几种结构中各方面性能都居中。
2、脉冲计数器的计数器是由一组触发器组成，在时钟脉冲（上升沿或者下降沿）的驱动下收集开始信号 start 与结束信号 stop 之间的时间间隔内所包含的时钟脉冲的数量。计数型 tdc 结构的主要优点是实现简单、对 fpga 硬件资源的要求小。然而，可实现的最大分辨率受到系统时钟频率的限制。
3、延迟链型tdc采用延迟时间小于一个时钟周期的时间间隔对时钟周期进行内插，从而将时钟周期分解为延迟更小的时间戳，从而提高了tdc的分辨率。其最大分辨率受到了内插的延迟单元的延迟时间和数量的限制。
4、多相时钟型tdc。通常采用 fpga 中的 pll 或时钟管理模块来产生具有固定相位差的多个时钟，这种方法构建的相位时钟架构不但容易实现而且还具有很好的线性度。d触发器的状态用一个测试命中信号 hit 对时钟进行采样，然后将结果发送到一个解码模块，以获得精细的测量。多相时钟法可以最大限度地减少硬件资源的使用并简化 tdc 的架构，但是分辨率不够高。
5、游标延迟链型（vdl）tdc通过两种具有不同延迟时间的延迟单元构
6、环形震荡器型tdc（ro-tdc）可以实现很大的动态测量范围。但ro-tdc 的分辨率即是基本延迟单元的延时时间，所以和延迟链型tdc一样，ro-tdc的分辨率同样是受工艺限制，从而导致其极限分辨率只能达到门级逻辑单元延时的大小。由于这种环形结构中的信号会在环路中持续循环传输，所以会引入比tdl-tdc更高的功耗，并且和vdl-tdc一样，pvt也会影响ro-tdc 的延迟单元延时性能。
7、但是传统tdc中死区时间长，精度不够，为此，我们提出了一种基于fpga的高速译码及高分辨率的时间数字转化器。
技术实现思路
1、针对现有技术的不足，本专利技术提供了一种基于fpga的高速译码及高分辨率的时间数字转化器，解决了上述
技术介绍
中提出的问题。
2、为实现以上目的，本专利技术通过以下技术方案予以实现：一种基于fpga的高速译码及高分辨率的时间数字转化器，由延迟链，粗时间计数器（counter），异步信号同步器，译码仲裁器，多个基于二分法的译码块，译码时间选择器，以及时间间隔计算器组成，所述延时链采用了时钟多周期耦合的方式进行构造；
3、所述延时链的等效分辨率为1.67ps。
4、一种基于fpga的高速译码及高分辨率的时间数字转化器的工作方法，包括以下步骤：
5、s1.前signal_before输入时，对此时间的延迟链的320位抽头数据（delay_data[320]）进行采样（精细时间戳），得知其在1000ps时间周期中的详细位置,同时启动counter计数器清0，并从0开始进行计数（粗时间戳），直到后一个信号signal_after到来，终止计数，锁存counter数据，清零counter，siganl_after输入时对此时的320位抽头数据进行采样从而译码出signal_after在1000ps时间周期中的位置;
6、s2.延迟链的320位抽头数据（delay_data[320]）为异步信号，经过异步信号同步器后进入译码仲裁器,仲裁器根据译码块的空闲状态和译码块的优先级决定抽头数据进入哪一个译码块进行译码;
7、s3.译码块完成译码后得到1000ps时间周期内的精确时间，并且产生一个信号sta_latch_flag，告知译码时间选择器选择当前译码块的译码时间进行时间间隔计算。
8、s4.通过signal_before和signal_after的counter计数器的值计算粗时间戳，通过siganl_before锁存的320位数据和signal_after锁存的320位数据分别进行译码得到的精确的精细时间戳。通过精细时间戳和粗时间戳进行计算，得到signal_before和signal_after的精确时间。
9、可选的，所述s1中signal_after作为下一次时间间隔计算的signal_before。
10、本专利技术提供了一种基于fpga的高速译码及高分辨率的时间数字转化器，具备以下有益效果：
11、1、该基于fpga的高速译码及高分辨率的时间数字转化器，提供了一种高分辨率，高吞吐率的tdc电路结构，可以实现高精度的连续时间间隔测量，可以用于超高精度连续多次的时间测量场景，如医学图像处理中的正电子的飞行时间（tof）测量，激光雷达中的时间测量，高能物理中的高速粒子中时间的测量，相较于传统的tdc电路可以实现高精度的时间间隔测量，且死区时间极短，吞吐率高。
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1.一种基于FPGA的高速译码及高分辨率的时间数字转化器，由延迟链，粗时间计数器（counter），异步信号同步器，译码仲裁器，多个基于二分法的译码块，译码时间选择器，以及时间间隔计算器组成，其特征在于：所述延时链采用了时钟多周期耦合的方式进行构造；
2.根据权利要求1所述的一种基于FPGA的高速译码及高分辨率的时间数字转化器的工作方法，其特征在于：包括以下步骤：
3.S4.通过signal_before和signal_after的counter计数器的值计算粗时间戳，通过siganl_before锁存的320位数据和signal_after锁存的320位数据分别进行译码得到的精确的精细时间戳。通过精细时间戳和粗时间戳进行计算，得到signal_before和signal_after的精确时间。
4.根据权利要求2所述的一种基于FPGA的高速译码及高分辨率的时间数字转化器的工作方法，其特征在于：所述S1中signal_after作为下一次时间间隔计算的signal_before。
【技术特征摘要】
1.一种基于fpga的高速译码及高分辨率的时间数字转化器，由延迟链，粗时间计数器（counter），异步信号同步器，译码仲裁器，多个基于二分法的译码块，译码时间选择器，以及时间间隔计算器组成，其特征在于：所述延时链采用了时钟多周期耦合的方式进行构造；
2.根据权利要求1所述的一种基于fpga的高速译码及高分辨率的时间数字转化器的工作方法，其特征在于：包括以下步骤：
3.s4.通过signal_before和signal_after的co...
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