System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 半导体器件及其制造方法技术_技高网

半导体器件及其制造方法技术

技术编号:43192263 阅读:4 留言:0更新日期:2024-11-01 20:14
本发明专利技术提供一种半导体器件及其制造方法,先根据预设电源电压预设第一栅介质层的厚度和第二栅介质层的厚度;然后,根据预设的第一栅介质层厚度及第二栅介质层厚度,在衬底上依次形成第一栅介质层和第二栅介质层。第二栅介质层的介电常数大于第一栅介质层的介电常数,如此,可以通过第一栅介质层与第二栅介质层相结合的复合栅介质层来增大栅介质层的介电常数,由此可以增大第一栅介质层与衬底之间的沟道区域中的电子跃迁到栅介质层的势垒,从而降低热载流子注入效应。

【技术实现步骤摘要】

本专利技术涉及半导体,特别涉及一种半导体器件及其制造方法


技术介绍

1、随着集成电路技术的发展,半导体器件中的栅介质层厚度降至几纳米。由于栅介质层的厚度不断降低,而器件应用的电源电压却越来越高,因此在较高的电场强度下,栅介质层的质量就成为一个日益突出的技术问题。栅介质层的质量不佳将会导致器件的电性参数不稳定,甚至会进一步造成栅介质层的击穿,影响器件的可靠性并导致失效。目前,半导体器件中的核心器件的电压的选择性固定单一,并且采用单一的栅介质层,栅介质层与衬底之间存在热载流子注入效应,即栅介质层与衬底之间的沟道区域存在强电场,这种强电场使得一部分沟道电子获得足够的能量,当这些能量超过电子跃迁至栅介质层的势垒高度时,便会发生电子向栅介质层的跃迁,跃迁到栅介质层中的电子随后被介质层内的陷阱所俘获,从而引发器件参数的退化。


技术实现思路

1、本专利技术的目的在于提供一种半导体器件及其制造方法,以降低热载流子注入效应。

2、为实现上述目的,本专利技术提供一种半导体器件的制造方法,包括:

3、提供衬底,所述衬底包括核心区和位于所述核心区周围的外围区;

4、根据预设电源电压预设第一栅介质层的厚度和第二栅介质层的厚度;

5、根据预设的所述第一栅介质层厚度及所述第二栅介质层厚度,在所述衬底上依次形成所述第一栅介质层和所述第二栅介质层,所述第一栅介质层覆盖所述核心区和所述外围区,所述第二栅介质层覆盖所述第一栅介质层,其中,所述第二栅介质层的介电常数大于所述第一栅介质层的介电常数。

6、可选的,所述第一栅介质层的材质为氧化硅。

7、可选的,采用原位蒸汽生成工艺或者快速热氧化工艺形成所述第一栅介质层。

8、可选的,在形成所述第一栅介质层之后,在形成所述第二栅介质层之前,还包括:

9、对所述第一栅介质层进行掺氮处理;以及,

10、对所述第一栅介质层进行退火处理。

11、可选的,所述第二栅介质层的材质为氧化铪,采用化学气相沉积工艺形成所述第二栅介质层。

12、可选的,在形成所述第二栅介质层之后,还包括:

13、对所述第二栅介质层进行掺氮处理;以及,

14、对所述第二栅介质层进行退火处理。

15、可选的,采用去耦合等离子体氮化工艺进行所述掺氮处理。

16、可选的,所述预设电源电压为0.9v~18v。

17、可选的,在形成所述第二栅介质层之后,还包括:

18、在所述第二栅介质层上形成栅极;

19、依次刻蚀所述栅极、所述第二栅介质层和所述第一栅介质层,以使所述核心区的所述栅极与所述外围区的所述栅极分断,以及使所述核心区的所述第二栅介质层与所述外围区的所述第二栅介质层分断,以及使所述核心区的所述第一栅介质层与所述外围区的所述第一栅介质层分断。

20、基于同一专利技术构思,本专利技术还提供一种半导体器件,包括:

21、衬底,所述衬底包括核心区和位于所述核心区周围的外围区;

22、第一栅介质层,位于所述衬底上且覆盖所述核心区和所述外围区;

23、第二栅介质层,位于所述第一栅介质层上,所述第二栅介质层的介电常数大于所述第一栅介质层的介电常数,其中,根据预设电源电压预设所述第一栅介质层和所述第二栅介质层的厚度。

24、在本专利技术提供的半导体器件及其制造方法中,先根据预设电源电压预设第一栅介质层的厚度和第二栅介质层的厚度;然后,根据预设的第一栅介质层厚度及第二栅介质层厚度,在衬底上依次形成第一栅介质层和第二栅介质层。第二栅介质层的介电常数大于第一栅介质层的介电常数。如此,可以通过第一栅介质层与第二栅介质层相结合的复合栅介质层来增大栅介质层的介电常数,由此增大第一栅介质层与衬底之间的沟道区域中的电子跃迁到栅介质层的势垒,从而降低热载流子注入效应。并且,根据预设电源电压预设第一栅介质层和第二栅介质层的厚度,可以实现使第一栅介质层和第二栅介质层满足预定电源电压下器件所需的等效氧化层厚度,从而保证栅介质层的电学厚度满足电性需求。

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【技术保护点】

1.一种半导体器件的制造方法,其特征在于,包括:

2.如权利要求1所述的半导体器件的制造方法,其特征在于,所述第一栅介质层的材质为氧化硅。

3.如权利要求1或2所述的半导体器件的制造方法,其特征在于,采用原位蒸汽生成工艺或者快速热氧化工艺形成所述第一栅介质层。

4.如权利要求1所述的半导体器件的制造方法,其特征在于,在形成所述第一栅介质层之后,在形成所述第二栅介质层之前,还包括:

5.如权利要求1所述的半导体器件的制造方法,其特征在于,所述第二栅介质层的材质为氧化铪,采用化学气相沉积工艺形成所述第二栅介质层。

6.如权利要求1所述的半导体器件的制造方法,其特征在于,在形成所述第二栅介质层之后,还包括:

7.如权利要求4或6所述的半导体器件的制造方法,其特征在于,采用去耦合等离子体氮化工艺进行所述掺氮处理。

8.权利要求1所述的半导体器件的制造方法,其特征在于,所述预设电源电压为0.9V~18V。

9.权利要求1所述的半导体器件的制造方法,其特征在于,在形成所述第二栅介质层之后,还包括:

10.一种半导体器件,其特征在于,包括:

...

【技术特征摘要】

1.一种半导体器件的制造方法,其特征在于,包括:

2.如权利要求1所述的半导体器件的制造方法,其特征在于,所述第一栅介质层的材质为氧化硅。

3.如权利要求1或2所述的半导体器件的制造方法,其特征在于,采用原位蒸汽生成工艺或者快速热氧化工艺形成所述第一栅介质层。

4.如权利要求1所述的半导体器件的制造方法,其特征在于,在形成所述第一栅介质层之后,在形成所述第二栅介质层之前,还包括:

5.如权利要求1所述的半导体器件的制造方法,其特征在于,所述第二栅介质层的材质为氧化铪,采用...

【专利技术属性】
技术研发人员:张郴郭昭梁成栋
申请(专利权)人:上海华力微电子有限公司
类型:发明
国别省市:

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