【技术实现步骤摘要】
本申请涉及芯片，例如涉及一种时钟加扰测试方法、装置和系统。
技术介绍
1、时钟信号在集成电路中扮演着至关重要的角色，它控制着整个系统的操作节奏和数据流动的同步性，一些情况下还负责如加解密以及通信协议转换等任务。而时钟信号在传输或处理过程中，容易受到内部因素（如电路噪声、电源波动）或外部因素（如电磁干扰）的干扰，导致时钟信号的频率、相位、抖动等参数发生偏差，进而影响芯片的整体性能和稳定性。因此需要对芯片进行时钟扰乱测试，以检测和评估时钟信号在受到各种扰动时的性能表现，确保芯片在各种工作条件下都能正常运行。
2、相关技术中，在芯片制造完成后，通过实际的测试设备作为干扰源，模拟各种时钟扰乱场景（如时钟偏移、时钟抖动等），观察电路的输出响应，判断芯片是否能够实现预期功能，以测试电路或芯片对时钟扰乱的容忍度和恢复能力，实现对芯片进行时钟扰乱测试。
3、在实现上述实施例的过程中，发现相关技术中虽然能够直接地反映芯片在实际各种时钟扰乱场景下的性能表现，但是此时芯片已经制造完成，对于性能不合格的产品只能报废处理，再重新进行设计和开发，之后再次进行时钟扰乱测试。综上，导致了芯片研发成本高且效率低。
4、需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键／重要组成
2、本公开实施例提供了一种时钟加扰测试方法、装置和系统，能够在芯片制造前，即芯片设计和开发过程中，对芯片进行时钟加扰测试，以降低芯片研发成本，提升芯片研发效率。
3、在一些实施例中，提供了一种时钟加扰测试方法，包括：获得时钟参数；时钟参数包括时钟频率、占空比和加扰参数；根据时钟频率和占空比，生成初始时钟信号；根据加扰参数对初始时钟信号进行扰乱，获得加扰时钟信号；将加扰时钟信号作为工作时钟信号输入至预先搭建好的验证平台，并获得时钟加扰测试结果；其中，验证平台用于根据工作时钟信号执行预先编写好的测试用例，并检测输出结果作为时钟加扰测试结果。
4、可选地，加扰时钟信号的数量为多个；将加扰时钟信号作为工作时钟信号，包括：从多个加扰时钟信号中确定目标加扰时钟信号；将目标加扰时钟信号作为工作时钟信号。
5、可选地，将目标加扰时钟信号作为工作时钟信号，包括：响应于时钟切换使能信号，重新确定目标加扰时钟信号；将重新确定后的目标加扰时钟信号作为工作时钟信号。
6、可选地，将目标加扰时钟信号作为工作时钟信号，包括：响应于毛刺注入使能信号，对目标加扰时钟信号进行毛刺注入；将经过毛刺注入后的目标加扰时钟信号作为工作时钟信号。
7、可选地，将加扰时钟信号作为工作时钟信号输入至预先搭建好的验证平台之后，测试方法还包括：根据时钟参数，确定预期时钟信号；并获取验证平台接收到的实际时钟信号；根据预期时钟信号对实际时钟信号进行验证；在验证不通过的情况下，重新获得工作时钟信号并输入至验证平台；在验证通过的情况下，获得时钟加扰测试结果。
8、可选地，时钟加扰测试结果包括测试通过或测试未通过；测试方法还包括：在时钟加扰测试结果为测试未通过的情况下，生成并输出提示信息；在时钟加扰测试结果为测试通过的情况下，按照预设规则更新加扰参数；并根据更新后加扰参数重新对初始时钟信号进行扰乱，获得工作时钟信号进行时钟加扰测试。
9、可选地，测试方法还包括：根据时钟参数和时钟加扰测试结果，生成并输出加扰测试日志。
10、在一些实施例中，提供了一种时钟加扰测试装置，包括处理器和存储有程序指令的存储器，所述处理器被配置为在运行所述程序指令时，执行如上述实施例所述的时钟加扰测试方法。
11、在一些实施例中，提供了一种时钟加扰测试装置，包括：通信模块，被配置为获得时钟参数；生成模块，被配置为根据时钟频率和占空比，生成初始时钟信号；加扰模块，被配置为根据加扰参数对初始时钟信号进行扰乱，获得加扰时钟信号；其中，通信模块还被配置为将加扰时钟信号作为工作时钟信号输入至预先搭建好的验证平台，获得时钟加扰测试结果。
12、在一些实施例中，提供了一种时钟加扰测试系统，包括：验证平台，用于根据工作时钟信号执行预先编写好的测试用例，并检测输出结果作为时钟加扰测试结果；如上述实施例所述的时钟加扰测试装置，与验证平台通信连接。
13、本公开实施例提供的时钟加扰测试方法、装置和系统，能够实现以下技术效果：
14、本公开实施例提供的时钟加扰测试方法，能够根据获得的时钟参数定制化生成初始时钟信号，并对初始时钟信号进行扰乱，以获得加扰时钟信号。之后将加扰时钟信号作为验证平台的工作时钟信号输入至预先搭建好的验证平台。验证平台在接收工作时钟信号后，按照工作时钟信号执行预先编写好的测试用例，以进行时钟加扰测试，并监测输出结果作为时钟加扰测试结果，实现在芯片设计和开发过程中进行时钟加扰测试。与相关技术相比，由于不用等到芯片制造后进行时钟加扰测试，降低了芯片研发成本，提升了芯片研发效率。
15、以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。
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1.一种时钟加扰测试方法，其特征在于，包括：
2.根据权利要求1所述的测试方法，其特征在于，加扰时钟信号的数量为多个；将加扰时钟信号作为工作时钟信号，包括：
3.根据权利要求2所述的测试方法，其特征在于，将目标加扰时钟信号作为工作时钟信号，包括：
4.根据权利要求2所述的测试方法，其特征在于，将目标加扰时钟信号作为工作时钟信号，包括：
5.根据权利要求1至4任一项所述的测试方法，其特征在于，将加扰时钟信号作为工作时钟信号输入至预先搭建好的验证平台之后，测试方法还包括：
6.根据权利要求1至4任一项所述的测试方法，其特征在于，时钟加扰测试结果包括测试通过或测试未通过；测试方法还包括：
7.根据权利要求1至4任一项所述的测试方法，其特征在于，还包括：
8.一种时钟加扰测试装置，包括处理器和存储有程序指令的存储器，其特征在于，所述处理器被配置为在运行所述程序指令时，执行如权利要求1至7任一项所述的时钟加扰测试方法。
9.一种时钟加扰测试装置，其特征在于，包括：
10.一种时钟加扰
...【技术特征摘要】
1.一种时钟加扰测试方法，其特征在于，包括：
2.根据权利要求1所述的测试方法，其特征在于，加扰时钟信号的数量为多个；将加扰时钟信号作为工作时钟信号，包括：
3.根据权利要求2所述的测试方法，其特征在于，将目标加扰时钟信号作为工作时钟信号，包括：
4.根据权利要求2所述的测试方法，其特征在于，将目标加扰时钟信号作为工作时钟信号，包括：
5.根据权利要求1至4任一项所述的测试方法，其特征在于，将加扰时钟信号作为工作时钟信号输入至预先搭建好的验证平台之后，测试方法...
【专利技术属性】
技术研发人员：丁宝玉，杨启伟，张满新，
申请(专利权)人：紫光同芯微电子有限公司，
类型：发明
国别省市：
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