【技术实现步骤摘要】
本专利技术属于半导体存储器，尤其涉及一种用于sram内部的时序调控电路及其控制方法。
技术介绍
1、存储器是片上系统soc中一个重要的组成部分，静态随机存储器sram是soc中最主要的存储器，具有集成度高、存储速度快、低功耗的特点。对于sram存储器芯片来说，主要包括存储阵列，灵敏放大器，时序控制电路，译码电路多级译码和输入输出驱动模块。其中输入输出驱动模块中的多个模块和灵敏放大器都拥有特定的使能控制信号，这些使能控制信号必须满足一定的时序关系才能保证sram正常读写工作。
2、现有的同步时钟控制电路，相对缺乏对sram工作时序的可控性。sram的时序需要多方面衡量sram的读写速度，为了避免由于工艺偏差或电路寄生效应而导致实际的时序控制模块电路的延时高于仿真时的结果，需要留有一定的冗余，而这个冗余的量级很难掌控，预留过多会影响同步时钟控制电路工作频率，预留过低可能会直接导致时序控制模块电路无法正确工作。因此，设计一种可精准控制整体所需延时的控制电路，以此来控制sram内部电路的时序是很有必要的。
技术实现思路
1、本专利技术的目的在于克服现有技术中的不足，提供一种用于sram内部的时序调控电路及其控制方法，通过将信号锁存单元与延时单元结合，生成不同时序的电平触发信号，从而输出对sram内部其他电路的控制信号，实现了对sram内部时序的精确控制，优化存储器的时序。
2、为达到上述目的，本专利技术是采用下述技术方案实现的：
3、第一方面，本专利技术
4、所述触发信号生成模块用于生成不同时序的电平触发信号，其包括信号锁存单元以及延时单元；
5、所述信号锁存单元输入时钟信号和电平信号，并在时钟信号触发沿对电平信号进行输出；
6、所述延时单元用于对所述信号锁存单元输出的电平信号进行多级延时；
7、所述控制信号输出模块输入读选择信号lcst以及不同时序的电平触发信号，输出控制灵敏放大器电路工作的控制信号。
8、可选地，所述信号锁存单元包括时钟信号输入端t、电平信号输入端d、复位信号输入端r、片选信号输入端cs以及电平信号输出端q；
9、所述电平信号输出端q通过第一反相器n1将输出数据反馈至电平信号输入端d，电平信号输出端q连接复位信号输入端r。
10、可选地，所述延时单元连接在所述信号锁存单元的电平信号输出端q与复位信号输入端r之间，所述延时单元包括第一延时电路、第二延时电路、第一与非门nand1以及第二反相器n2；
11、所述第一延时电路的输入端连接所述信号锁存单元的电平信号输出端q，第一延时电路输出端连接所述控制信号输出模块的输入端以及所述第二延时电路输入端，并与第二延时电路输出端分别接入第一与非门nand1的两个输入端，所述第一与非门nand1输出端通过所述第二反相器n2连接复位信号输入端r。
12、可选地，所述第一延时电路包括多个依次串联的反相器，各反相器的输出端与其相邻反相器的输入端之间接入有电容，其中，反相器的长宽比以及电容的容值根据sram内部电路整体所需延时调整；
13、所述第二延时电路的结构与第一延时电路一致。
14、可选地，所述控制信号输出模块包括第二与非门nand2、第三与非门nand3、第三反相器n3以及第四反相器n4；
15、所述第二与非门nand2两个输入端分别接入第一延时电路输出端以及读选择信号lcst，所述第二与非门nand2输出端通过所述第三反相器n3输出灵敏放大器开启信号sense；
16、所述第三与非门nand3两个输入端分别接入所述信号锁存单元的电平信号输出端q以及读选择信号lcst，所述第三与非门nand3输出端通过所述第四反相器n4输出灵敏放大器控制信号pro。
17、可选地，所述时序调控电路还包括前控制模块；
18、所述前控制模块包括第四与非门nand4、第五与非门nand5、第五反相器n5、第六反相器n6、第一或非门nor1以及第二或非门nor2；
19、所述第四与非门nand4的两个输入端分别接入读写选择信号load和逻辑选择信号conr，所述第一或非门nor1的两个输入端分别接入所述第四与非门nand4的输出端以及最高控制信号csb，所述第五与非门nand5的两个输入端分别接入所述第一或非门nor1的输出端以及第二或非门nor2的输出端，所述第一或非门nor1的输出端输出读选择信号lcst，所述第五与非门nand5的输出端接入第五反相器n5的输入端，所述第五反相器n5的输出端接入所述信号锁存单元的时钟信号输入端t，所述第五反相器n5的输出端输出时钟信号；
20、所述第二或非门nor2的两个输入端分别接入最高控制信号csb以及第六反相器n6的输出端，所述第六反相器n6的输入端接入总周期信号tr。
21、可选地，所述前控制模块还包括第三或非门nor3、第六与非门nand6以及第七反相器n7、第八反相器n8、第九反相器n9、第十反相器n10、第十一反相器n11、第十二反相器n12、第十三反相器n13、第十四反相器n14；
22、所述第三或非门nor3的两个输入端分别接入读写选择信号load和逻辑选择信号conr，所述第三或非门nor3的输出端与第七反相器n7、第八反相器n8、第九反相器n9串联，所述第九反相器n9的输出端输出电平转化控制信号x，所述第六与非门nand6的两个输入端分别接入所述第三或非门nor3的输出端以及第二或非门nor2的输出端，所述第六与非门nand6的输出端与第十反相器n10、第十一反相器n11、第十二反相器n12串联，所述第十二反相器n12的输出端输出电平转化控制信号y；
23、所述第十三反相器n13的输入端接入最高控制信号csb，输出端输出灵敏放大器及译码器使能信号en，所述第十四反相器n14的输入端接入最高控制信号csb，输出端输出片选信号cs。
24、第二方面，本专利技术提供一种控制方法，应用于第一方面所述的用于sram内部的时序调控电路，包括：
25、向信号锁存单元的时钟信号输入端t输入时钟信号，并向信号锁存单元的电平信号输出端q输入0，使信号锁存单元的电平信号输入端d输入1，当时钟信号位于触发沿，信号锁存单元的电平信号输出端q输出1，向第二与非门nand2输入高电平的读选择信号lcst，使灵敏放大器开启信号sense有效，第一延时电路到达时第一与非门nand1输入端m为1，向第三与非门nand3输入高电平的读选择信号lcst，使灵敏放大器控制信号pro有效，进而使灵敏放大器读有效，第二延时电路到达时第一与非门nand1输入端n为1，使信号锁存单元的复位信号输入端r输入1，进而使信号锁存单元复位，电平信号输出端q的输出跳变为0。
26、与现有技术相比，本专利技术所达到的有益效果本文档来自技高网...
【技术保护点】
1.一种用于SRAM内部的时序调控电路，其特征在于，包括：触发信号生成模块（1）以及控制信号输出模块（2）；
2.根据权利要求1所述的用于SRAM内部的时序调控电路，其特征在于，所述信号锁存单元（11）包括时钟信号输入端T、电平信号输入端D、复位信号输入端R、片选信号输入端CS以及电平信号输出端Q；
3.根据权利要求2所述的用于SRAM内部的时序调控电路，其特征在于，所述延时单元连接在所述信号锁存单元（11）的电平信号输出端Q与复位信号输入端R之间，所述延时单元包括第一延时电路（12）、第二延时电路（13）、第一与非门NAND1以及第二反相器N2；
4.根据权利要求3所述的用于SRAM内部的时序调控电路，其特征在于，所述第一延时电路（12）包括多个依次串联的反相器，各反相器的输出端与其相邻反相器的输入端之间接入有电容，其中，反相器的长宽比以及电容的容值根据SRAM内部电路整体所需延时调整；
5.根据权利要求3所述的用于SRAM内部的时序调控电路，其特征在于，所述控制信号输出模块（2）包括第二与非门NAND2、第三与非门NAND3、第
6.根据权利要求1所述的用于SRAM内部的时序调控电路，其特征在于，还包括前控制模块（3）；
7.根据权利要求6所述的用于SRAM内部的时序调控电路，其特征在于，所述前控制模块（3）还包括第三或非门NOR3、第六与非门NAND6以及第七反相器N7、第八反相器N8、第九反相器N9、第十反相器N10、第十一反相器N11、第十二反相器N12、第十三反相器N13、第十四反相器N14；
8.一种控制方法，应用于权利要求7所述的用于SRAM内部的时序调控电路，其特征在于，包括：
...【技术特征摘要】
1.一种用于sram内部的时序调控电路，其特征在于，包括：触发信号生成模块（1）以及控制信号输出模块（2）；
2.根据权利要求1所述的用于sram内部的时序调控电路，其特征在于，所述信号锁存单元（11）包括时钟信号输入端t、电平信号输入端d、复位信号输入端r、片选信号输入端cs以及电平信号输出端q；
3.根据权利要求2所述的用于sram内部的时序调控电路，其特征在于，所述延时单元连接在所述信号锁存单元（11）的电平信号输出端q与复位信号输入端r之间，所述延时单元包括第一延时电路（12）、第二延时电路（13）、第一与非门nand1以及第二反相器n2；
4.根据权利要求3所述的用于sram内部的时序调控电路，其特征在于，所述第一延时电路（12）包括多个依次串联的反相器，各反相器的输出端与其相邻反相器的输入端之间接入有电容，其中...
【专利技术属性】
技术研发人员：乔树山，赵光华，高岩，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：
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