【技术实现步骤摘要】
本公开涉及但不限于一种命令产生电路和存储器。
技术介绍
1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。
2、在动态随机存取存储器(dynamic random access memory，dram)芯片中，命令地址(command/address，cmd/add或简称为ca)信号既可以作为地址进行采样又可以作为指令进行采样译码，例如，可以由ca信号生成odt(on die termination，片内终结)命令。对于非目标芯片的odt命令，其相关电路还有进一步的优化空间。
技术实现思路
1、有鉴于此，本公开实施例提供了一种命令产生电路和存储器，能够简化电路，减少电路功耗和占用面积，从而提高存储器的性能。
2、本公开实施例的技术方案是这样实现的：
3、本公开实施例提供了一种命令产生电路，所述命令产生电路包括：命令接收模块，被配置为接收第一命令地址信号、第一片选信号和时钟信号，根据所述时钟信号，对所述第一命令地址信号和所述第一片选信号进行采样和寄存，得到第二命令地址信号和第二片选信号；命令译码模块，连接所述命令接收模块，被配置为接收并根据所述第二命令地址信号和所述第二片选信号，译码出片内终结命令；所述片内终结命令用于在目标芯片在执行至少两种操作中任一种的情况下，控制非目标芯片
4、上述方案中，所述片内终结命令用于在所述目标芯片在执行模式寄存器读取操作或读取操作的情况下，控制所述非目标芯片中的片内终结。
5、上述方案中，所述第二命令地址信号包括多个命令地址子信号；其中，在所述第二片选信号为低电平，且所述目标芯片执行所述模式寄存器读取操作或所述读取操作的情况下，第1个所述命令地址子信号为高电平有效，第2个所述命令地址子信号为低电平有效，第3个所述命令地址子信号为高电平有效，第5个所述命令地址子信号为高电平有效。
6、上述方案中，所述命令译码模块包括：第一反相器、第二反相器、第一与非门、第二与非门和第一或非门；所述第一反相器的输入端接收所述第二片选信号，所述第一反相器的输出端连接所述第一与非门的第一输入端；所述第一与非门的第二输入端接收第1个所述命令地址子信号；所述第二反相器的输入端接收第2个所述命令地址子信号，所述第二反相器的输出端连接所述第一与非门的第三输入端；所述第二与非门的第一输入端接收第3个所述命令地址子信号；所述第二与非门的第二输入端连接至电源端；所述第二与非门的第三输入端接收第5个所述命令地址子信号；所述第一与非门的输出端连接所述第一或非门的第一输入端；所述第二与非门的输出端连接所述第一或非门的第二输入端；所述第一或非门的输出端输出所述片内终结命令。
7、上述方案中，所述命令译码模块还包括：第一延时器、第二延时器和第三延时器；所述第一延时器的输入端接收第1个所述命令地址子信号，所述第一延时器的输出端连接所述第一与非门的第二输入端；所述第二延时器的输入端接收第3个所述命令地址子信号，所述第二延时器的输出端连接所述第二与非门的第一输入端；所述第三延时器的输入端接收第5个所述命令地址子信号，所述第三延时器的输出端连接所述第二与非门的第三输入端。
8、上述方案中，所述第一反相器、所述第二反相器、所述第一延时器、所述第二延时器和所述第三延时器，具有一致的器件延时。
9、上述方案中，所述命令译码模块包括：第三反相器、第四反相器、第五反相器、第二或非门、第三或非门和第一与门；所述第二或非门的第一输入端接收所述第二片选信号；所述第三反相器的输入端接收第1个所述命令地址子信号，所述第三反相器的输出端连接所述第二或非门的第二输入端；所述第二或非门的第三输入端接收第2个所述命令地址子信号；所述第四反相器的输入端接收第3个所述命令地址子信号，所述第四反相器的输出端连接所述第三或非门的第一输入端；所述第三或非门的第二输入端接地；所述第五反相器的输入端接收第5个所述命令地址子信号，所述第五反相器的输出端连接所述第三或非门的第三输入端；所述第二或非门的输出端连接所述第一与门的第一输入端；所述第三或非门的输出端连接所述第一与门的第二输入端；所述第一与门的输出端输出所述片内终结命令。
10、上述方案中，所述命令译码模块还包括：第四延时器和第五延时器；所述第四延时器的输入端接收所述第二片选信号，所述第四延时器的输出端连接所述第二或非门的第一输入端；所述第五延时器的输入端接收第2个所述命令地址子信号，所述第五延时器的输出端连接所述第二或非门的第三输入端。
11、上述方案中，所述第三反相器、所述第四反相器、所述第五反相器、所述第四延时器和所述第五延时器，具有一致的器件延时。
12、上述方案中，所述命令接收模块包括：命令地址信号接收模块，被配置为接收所述第一命令地址信号和所述时钟信号，根据所述时钟信号，对所述第一命令地址信号进行采样和寄存，得到所述第二命令地址信号；片选信号接收模块，被配置为接收所述第一片选信号和所述时钟信号，根据所述时钟信号，对所述第一片选信号进行采样和寄存，得到所述第二片选信号。
13、上述方案中，所述命令地址信号接收模块包括：多级第一d触发器组；每级所述第一d触发器组的同相输出端，对应连接下一级所述第一d触发器组的数据输入端；第1级所述第一d触发器组的数据输入端，对应接收所述第一命令地址信号；最后一级所述第一d触发器组的同相输出端，对应输出所述第二命令地址信号；每级所述第一d触发器组的时钟输入端，接收所述时钟信号。
14、上述方案中，每级所述第一d触发器组包括：多个第一d触发器；每个所述第一d触发器，用于对应处理第1个、第2个、第3个和第5个所述命令地址子信号中的一个。
15、上述方案中，所述片选信号接收模块包括：多级第二d触发器；每级所述第二d触发器的同相输出端，连接下一级所述第二d触发器的数据输入端；第1级所述第二d触发器的数据输入端接收所述第一片选信号；最后一级所述第二d触发器的同相输出端输出所述第二片选信号；每级所述第二d触发器的时钟输入端接收所述时钟信号。
16、本公开实施例还提供了一种存储器，其特征在于，所述存储器包括上述方案中所述的命令产生电路。
17、上述方案中，所述存储器为dram，且符合ddr5内存规格。
18、由此可见，本公开实施例提供一种命令产生电路和存储器，命令产生电路包括：命令接收模块和命令译码模块。命令接收模块，被配置为接收第一命令地址信号、第一片选信号和时钟信号，根据所述时钟信号，对所述第一命令地址信号和所述第一片选信号进行采样和寄存，得到第二命令地址信号和第二片选信号；命令译码模块，连接所述命令接收模块，被配置为接收并根据所述第二命令地址信号和所述第二片选信号，译码出片内终结命令；所述片内终本文档来自技高网...
【技术保护点】
1.一种命令产生电路，其特征在于，所述命令产生电路包括：
2.根据权利要求1所述的命令产生电路，其特征在于，
3.根据权利要求2所述的命令产生电路，其特征在于，所述第二命令地址信号包括多个命令地址子信号；其中，
4.根据权利要求3所述的命令产生电路，其特征在于，所述命令译码模块包括：第一反相器、第二反相器、第一与非门、第二与非门和第一或非门；
5.根据权利要求4所述的命令产生电路，其特征在于，所述命令译码模块还包括：第一延时器、第二延时器和第三延时器；
6.根据权利要求5所述的命令产生电路，其特征在于，
7.根据权利要求3所述的命令产生电路，其特征在于，所述命令译码模块包括：第三反相器、第四反相器、第五反相器、第二或非门、第三或非门和第一与门；
8.根据权利要求7所述的命令产生电路，其特征在于，所述命令译码模块还包括：第四延时器和第五延时器；
9.根据权利要求8所述的命令产生电路，其特征在于，
10.根据权利要求3所述的命令产生电路，其特征在于，所述命令接收模块包括：>
11.根据权利要求10所述的命令产生电路，其特征在于，所述命令地址信号接收模块包括：多级第一D触发器组；
12.根据权利要求11所述的命令产生电路，其特征在于，每级所述第一D触发器组包括：多个第一D触发器；
13.根据权利要求10所述的命令产生电路，其特征在于，所述片选信号接收模块包括：多级第二D触发器；
14.一种存储器，其特征在于，所述存储器包括如权利要求1至13任一项所述的命令产生电路。
15.根据权利要求14所述的存储器，其特征在于，所述存储器为DRAM，且符合DDR5内存规格。
...【技术特征摘要】
1.一种命令产生电路，其特征在于，所述命令产生电路包括：
2.根据权利要求1所述的命令产生电路，其特征在于，
3.根据权利要求2所述的命令产生电路，其特征在于，所述第二命令地址信号包括多个命令地址子信号；其中，
4.根据权利要求3所述的命令产生电路，其特征在于，所述命令译码模块包括：第一反相器、第二反相器、第一与非门、第二与非门和第一或非门；
5.根据权利要求4所述的命令产生电路，其特征在于，所述命令译码模块还包括：第一延时器、第二延时器和第三延时器；
6.根据权利要求5所述的命令产生电路，其特征在于，
7.根据权利要求3所述的命令产生电路，其特征在于，所述命令译码模块包括：第三反相器、第四反相器、第五反相器、第二或非门、第三或非门和第一与门；
8.根据权利要求7所述的命令产生电...
【专利技术属性】
技术研发人员：邵亚年，谢延鹏，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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