【技术实现步骤摘要】
本专利技术涉及数字信号处理，尤其涉及一种切换fpga内外存储资源解决多信号调制不同延时的方法及装置。
技术介绍
1、仅用fpga(field programmable gate array)片内存储资源完成独立多信号的延时调制，缺点在于片内存储资源有限，无法适应长延时的需求。
2、仅用fpga片外ddr3(double date rate 3)存储资源完成独立多信号的延时调制，缺点在于当ddr3有多组控制器时，接口带宽小，无法适应大带宽信号的需求；当只有1组控制器时，为了满足信号流不间断，独立多信号需先分别写入ddr3足够的数据量，然后保证每个信号已有足够的数据量从ddr3中读取出并存储在fpga片内缓存区，因此各信号的初始延时值的最小值有边界，无法设置us(微秒)级以下的初始延时。
技术实现思路
1、鉴于此，本专利技术提供一种切换fpga内外存储资源解决多信号调制不同延时的方法及装置，意在同时利用fpga片内和片外的存储资源，解决多信号独立调制延时的问题，初始延时值可满足ns(纳秒)级别，仅为几个处理时钟周期。
2、本专利技术公开了一种切换fpga内外存储资源解决多信号调制不同延时的方法，其包括：
3、多个独立的信号并行输入分别存储于fpga片内存储器block ram和fpga片外ddr3的缓存区；fpga片内存储器block ram和fpga片外ddr3的缓存区根据接收到的实时延时参数，产生数据有效标识输出使能；起始标志有效后，延时参数间隔
4、进一步地，fpga片外ddr3的缓存区的输出使能的初始延时参数为fpga片外ddr3存储资源的初始延时最小边界值delay_ddr3min，以确保片外的输出信号不间断。
5、进一步地，初始延时最小值边界delay_ddr3min设置的参考量级为：处理时钟×n路独立信号×写/读操作×ddr3缓存区深度，积累时延在该参考量级范围内，fpga片内存储器block ram输出使能控制fpga片内存储资源输出，记积累时延为delay＝delay(0)+delay(1)+……+delay(n)。
6、进一步地，当delay>delay_ddr3min时，从fpga片内存储器block ram输出使能切换为ddr3输出使能，并且切换时刻的fpga片外ddr3的缓存区输出使能延时参数为delay-delay_ddr3min，以保证fpga片内存储器block ram和fpga片外ddr3的缓存区的输出使能在时域上完全对齐，输出数据流能够从fpga片内过渡到片外。
7、本专利技术还公开了一种切换fpga内外存储资源解决多信号调制不同延时的装置，用于实现上述任一项所述的切换fpga内外存储资源解决多信号调制不同延时的方法，其包括fpga片内存储器block ram、fpga片外ddr3的缓存区和调度器；fpga片内存储器block ram、fpga片外ddr3的缓存区均用于存储n路独立的信号，调度器用于对fpga片外ddr3的缓存区进行数据调度。
8、进一步地，fpga片内存储器block ram包括n个ram存储器，n个ram存储器分别用于存储n路独立的信号，ram存储器与信号一一对应，用于存储信号；fpga片外ddr3的缓存区包括n个ddr3写区和n个ddr3读区，ddr3写区和ddr3读区一一对应，同时与信号一一对应，用于对信号进行读写操作。
9、进一步地，调度器用于对n个ddr3写区和n个ddr3读区中的数据进行调度操作。
10、进一步地，还包括与调度器连接的ddr3的ip核，ddr3的ip核用于fpga与fpga片外ddr3存储资源的控制交互；n个信号在fpga片外ddr3存储资源中根据地址进行区分，n个信号交替写入划分的地址范围，并根据各自的输出使能从fpga片外ddr3存储资源中交替读出。
11、进一步地，n路独立的信号并行输入n个ddr3写区，然后并行进入调度器后，并行进入n个ddr3读区，最终经n个ddr3读区输出。
12、由于采用了上述技术方案，本专利技术具有如下的优点：
13、1.利用fpga内部存储资源，能够满足初始延时为ns级别的延时调制；
14、2.同时利用fpga外部存储资源，能够满足较大的积累时延；
15、3.适用范围广泛，可扩展性高，在满足ddr3接口速率的前提下，可完成多个独立信号的不同延时调制。
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1.一种切换FPGA内外存储资源解决多信号调制不同延时的方法，其特征在于，包括：
2.根据权利要求1所述的切换FPGA内外存储资源解决多信号调制不同延时的方法，其特征在于，FPGA片外DDR3的缓存区的输出使能的初始延时参数为FPGA片外DDR3存储资源的初始延时最小边界值delay_DDR3min，以确保片外的输出信号不间断。
3.根据权利要求2所述的切换FPGA内外存储资源解决多信号调制不同延时的方法，其特征在于，初始延时最小值边界delay_DDR3min设置的参考量级为：处理时钟×N路独立信号×写/读操作×DDR3缓存区深度，积累时延在该参考量级范围内，FPGA片内存储器BlockRAM输出使能控制FPGA片内存储资源输出，记积累时延为delay＝delay(0)+delay(1)+……+delay(n)。
4.根据权利要求3所述的切换FPGA内外存储资源解决多信号调制不同延时的方法，其特征在于，当delay>delay_DDR3min时，从FPGA片内存储器Block RAM输出使能切换为DDR3输出使能，并且切换时刻的FPGA
5.一种切换FPGA内外存储资源解决多信号调制不同延时的装置，用于实现权利要求1-4任一项所述的切换FPGA内外存储资源解决多信号调制不同延时的方法，其特征在于，包括FPGA片内存储器Block RAM、FPGA片外DDR3的缓存区和调度器；FPGA片内存储器Block RAM、FPGA片外DDR3的缓存区均用于存储N路独立的信号，调度器用于对FPGA片外DDR3的缓存区进行数据调度。
6.根据权利要求5所述的切换FPGA内外存储资源解决多信号调制不同延时的装置，其特征在于，FPGA片内存储器Block RAM包括N个RAM存储器，N个RAM存储器分别用于存储N路独立的信号，RAM存储器与信号一一对应，用于存储信号；FPGA片外DDR3的缓存区包括N个DDR3写区和N个DDR3读区，DDR3写区和DDR3读区一一对应，同时与信号一一对应，用于对信号进行读写操作。
7.根据权利要求6所述的切换FPGA内外存储资源解决多信号调制不同延时的装置，其特征在于，调度器用于对N个DDR3写区和N个DDR3读区中的数据进行调度操作。
8.根据权利要求5所述的切换FPGA内外存储资源解决多信号调制不同延时的装置，其特征在于，还包括与调度器连接的DDR3的IP核，DDR3的IP核用于FPGA与FPGA片外DDR3存储资源的控制交互；N个信号在FPGA片外DDR3存储资源中根据地址进行区分，N个信号交替写入划分的地址范围，并根据各自的输出使能从FPGA片外DDR3存储资源中交替读出。
9.根据权利要求6所述的切换FPGA内外存储资源解决多信号调制不同延时的装置，其特征在于，N路独立的信号并行输入N个DDR3写区，然后并行进入调度器后，并行进入N个DDR3读区，最终经N个DDR3读区输出。
...【技术特征摘要】
1.一种切换fpga内外存储资源解决多信号调制不同延时的方法，其特征在于，包括：
2.根据权利要求1所述的切换fpga内外存储资源解决多信号调制不同延时的方法，其特征在于，fpga片外ddr3的缓存区的输出使能的初始延时参数为fpga片外ddr3存储资源的初始延时最小边界值delay_ddr3min，以确保片外的输出信号不间断。
3.根据权利要求2所述的切换fpga内外存储资源解决多信号调制不同延时的方法，其特征在于，初始延时最小值边界delay_ddr3min设置的参考量级为：处理时钟×n路独立信号×写/读操作×ddr3缓存区深度，积累时延在该参考量级范围内，fpga片内存储器blockram输出使能控制fpga片内存储资源输出，记积累时延为delay＝delay(0)+delay(1)+……+delay(n)。
4.根据权利要求3所述的切换fpga内外存储资源解决多信号调制不同延时的方法，其特征在于，当delay>delay_ddr3min时，从fpga片内存储器block ram输出使能切换为ddr3输出使能，并且切换时刻的fpga片外ddr3的缓存区输出使能延时参数为delay-delay_ddr3min，以保证fpga片内存储器block ram和fpga片外ddr3的缓存区的输出使能在时域上完全对齐，输出数据流能够从fpga片内过渡到片外。
5.一种切换fpga内外存储资源解决多信号调制不同延时的装置，用于实现权利要求1-4任一项所述的切换fpga内外存储资源解决多信号调制不同延时的方法，其特征在...
【专利技术属性】
技术研发人员：吴明昊，孟航，郑小亮，刘黛扬，王显跃，张教镭，张杰，张耀，闫雪婷，姜珍珠，刘洋，
申请(专利权)人：中国电子科技集团公司第二十九研究所，
类型：发明
国别省市：
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