在逻辑合成阶段期间优化电路设计以减少布线拥塞的设备制造技术

本实用新型专利技术的一个实施例提供一种用于在逻辑合成阶段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞的设备。该设备可以包括：识别装置，用于识别所述电路设计中的第一电路结构，其中所述第一电路结构包括在第一组信号源和第一组信号负载之间的第一组互连，其中所述第一组互连在所述第一电路结构中造成第一数量的交叉，且其中所述第一数量的交叉预期会造成在所述布置和布线阶段期间的布线拥塞；生成装置，用于生成功能上与所述第一电路结构等同的第二电路结构；以及代替装置，备配置用于用所述第二电路结构代替所述电路设计中的所述第一电路结构。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术一般地涉及电子设计自动化。更具体而言，本技术涉及用于 在逻辑设计阶段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞(routing congestion)的技术和系统。
技术介绍
在电路设计的网表上执行布线操作是可能耗费若干天完成的昂贵工艺。更糟糕的 是，不能总是确保布线操作成功。在一些情形中，标准单元布线不成功，因为微芯片的区域 没有足够的布线资源来对该区域中存在的信号互连进行布线。该情形通常称为布线拥塞。 通常通过使用单元布置算法来缓和布线拥塞以弥补布线操作，并且从电路设计的 网表中产生优化的物理实现。该布置算法试图将标准单元散布在其中算法认为将发生拥塞 的物理实现区域中。然而，仍然存在其中布置算法无法解决物理实现上的每个拥塞问题的 许多情况。
技术实现思路
根据本技术的一方面，提供一种用于在逻辑合成阶段期间优化电路设计以减 少在布置和布线阶段期间的布线拥塞的设备。该设备可以包括识别装置，被配置用于识别 所述电路设计中的第一电路结构，其中所述第一电路结构包括在第一组信号源和第一组信 号负载之间的第一组互连，其中所述第一组互连在所述第一电路结构中造成第一数量的交 叉，且其中所述第一数量的交叉预期会造成在所述布置和布线阶段期间的布线拥塞；生成 装置，被配置用于生成功能上与所述第一电路结构等同的第二电路结构，其中所述第二电 路结构包括在第二组信号源和第二组信号负载之间的第二组互连，其中所述第二组互连在 所述第二电路结构中造成第二数量的交叉，所述第二数量的交叉大大少于所述第一数量的 交叉；以及代替装置，备配置用于用所述第二电路结构代替所述电路设计中的所述第一电 路结构，由此大大减少所述电路设计中的交叉，这又减少在所述布置和布线阶段期间的布 线拥塞。 在一个实施例中，所述识别装置包括确定装置，被配置用于确定所述第一电路结 构是否实现一组积和表达式，其中所述一组积和表达式与一组公共的M个最小项相关联， 且其中相应积和表达式是最多M个最小项的逻辑和；以及其中所述生成装置包括排序确 定装置，用于针对所述一组M个最小项来确定排序；最小项表生成装置，用于针对相应积和 表达式生成最小项表，其中所述最小项表包括与相应积和表达式相关联的一组最小项；划 分装置，用于将所述最小项表划分成P个表分区，其中第一分区的最小项与第二分区不相 交；积和电路结构生成装置，用于针对相应表分区生成积和电路结构；以及布尔或0R逻辑 结构生成装置，用于针对相应积和表达式生成布尔或OR逻辑结构，其中所述布尔或逻辑结 构组合来自所述P个表分区的积和电路结构的输出。 在一个实施例中，所述识别装置包括确定装置，用于确定所述第一电路结构是否包括用于一个或更多个信号源的至少M个信号负载；以及其中所述生成装置包括选择装 置，用于选择与所述M个信号负载相关联的1级逻辑；划分装置，用于通过对所选择的逻辑 执行最小切割划分，将所选择的逻辑划分成最多P个分区；以及针对相应信号源第一耦合 装置，用于将相应分区的输入信号耦合到对应缓冲器的输出；以及第二耦合装置，用于将所 述对应缓冲器的输入耦合到相应信号源。 在一个实施例中，所述识别装置包括确定装置，用于确定所述第一电路结构是否 实现只读存储器ROM，其中所述ROM具有M位的地址输入；以及其中所述生成装置包括划 分装置，被配置用于将所述第一电路结构划分成最多P = 2k个分区，其中相应分区具有M-k 位的地址输入；以及耦合装置，被配置用于将相应分区的输出信号耦合到P路复用器的对 应入口 ，其中所述P路复用器具有k位的选择输入。 在一个实施例中，所述识别装置包括确定装置，用于确定所述第一电路结构是否 是复用器，其中所述复用器具有最多N = 2M个输入信号源，且具有M位的选择输入；以及其 中所述生成装置包括划分装置，用于将所述第一电路结构划分成最多P = 2k个分区，其中 相应分区具有M-k位的选择输入；以及耦合装置，用于将相应分区的输出信号耦合到P路复 用器的对应入口 ，其中所述P路复用器具有k位的选择输入。 在一个实施例中，所述识别装置包括确定装置，用于确定所述电路结构是否由至 少M个信号负载共享；以及其中所述生成装置包括选择装置，用于选择与所述M个信号负 载相关的1级逻辑；划分装置，用于通过对所选择的逻辑执行最小切割划分，将所选择的逻 辑划分成最多P个分区；以及产生装置，用于产生用于信号负载的相应分区的所述第一电 路结构的实例。 在一个实施例中，所述识别装置包括确定装置，被配置用于确定所述第一电路结 构是否实现用于M个可测性设计(DFT)扫描链的解压縮逻辑，其中所述解压縮逻辑产生一 组输出信号，其中相应输出信号驱动对应的DFT扫描链，且其中相应DFT扫描链由寄存器链 实现；以及其中所述生成装置包括划分装置，被配置用于将所述M个扫描链划分成P个扫 描链分区；以及生成装置，被配置用于通过与用于分区Pi中其它扫描链的局部DFT解压縮 器实现共享逻辑，针对分区Pi中的相应DFT扫描链生成DFT解压縮器的局部实现。 在一个实施例中，所述识别装置包括确定装置，用于确定所述第一电路结构是否 实现用于M个可测性设计DFT扫描链的压縮逻辑，其中相应DFT扫描链由寄存器链实现，其 中所述压縮逻辑包括M个输入信号负载，且其中所述压縮逻辑产生用于所述M个DFT扫描 链的压縮信号输出；以及其中所述生成装置包括第一确定装置，用于基于所述M个DFT扫 描链的布置顺序确定所述M个DFT扫描链的排序；第二确定装置，用于基于所述压縮逻辑的 M个信号负载的布置顺序来确定所述M个信号负载的排序；以及耦合装置，用于基于所述压 縮逻辑的M个输入信号负载和M个DFT扫描链的对应排序，将所述M个DFT扫描链的输出 信号耦合到所述压縮逻辑的M个输入信号负载。 本技术的一个实施例提供一种包括方法与设备的系统，其可以在逻辑设计阶 段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞。逻辑合成阶段优化电路设 计并且生成电路网表，该电路网表包括一组电路实例并描述实例之间的大量互连。在逻辑 合成阶段之后执行布置和布线阶段，以针对网表的电路实例确定物理布置和针对网表的互 连确定布线路径。 在逻辑合成阶段期间，系统识别电路设计中的第一电路结构，该第一电路结构预期会造成在布置和布线阶段期间的布线拥塞。该第一电路结构包括在第一组信号源和第一组信号负载之间的第一组互连，其中述第一组互连在第一电路结构中造成第一数量的交叉，且其中第一数量的交叉预期会造成在布置和布线阶段期间的布线拥塞。 接着，系统生成第二电路结构，该第二电路结构在功能上与第一电路结构等同，并且不会造成在布置和布线阶段期间的布线拥塞。该第二电路结构包括在第二组信号源和第二组信号负载之间的第二组互连，其中第二组互连在第二电路结构中造成第二数量的交叉，该第二数量的交叉上大大少于第一数量的交叉。 然后，系统用第二电路结构代替电路设计中的第一电路结构，由此大大减少电路 设计中的交叉，这又减少在布置和布线阶段期间的布线拥塞。 在一些实施例中，系统通过确定第一电路结构是否实现一组积和表达式来识别电 路设计中的第一电路结构。该组积和表达式与一组公共的M个最小项相关联，且相应积和 表达式是最多M个最小项本文档来自技高网...

【技术保护点】
一种用于在逻辑合成阶段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞的设备，其特征在于包括：识别装置，被配置用于识别所述电路设计中的第一电路结构，其中所述第一电路结构包括在第一组信号源和第一组信号负载之间的第一组互连，其中所述第一组互连在所述第一电路结构中造成第一数量的交叉，且其中所述第一数量的交叉预期会造成在所述布置和布线阶段期间的布线拥塞；生成装置，被配置用于生成功能上与所述第一电路结构等同的第二电路结构，其中所述第二电路结构包括在第二组信号源和第二组信号负载之间的第二组互连，其中所述第二组互连在所述第二电路结构中造成第二数量的交叉，所述第二数量的交叉大大少于所述第一数量的交叉；以及代替装置，备配置用于用所述第二电路结构代替所述电路设计中的所述第一电路结构，由此大大减少所述电路设计中的交叉，这又减少在所述布置和布线阶段期间的布线拥塞。

【技术特征摘要】
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【专利技术属性】
技术研发人员：JK阿达姆斯，王青舟，肖勇，
申请(专利权)人：新思科技有限公司，
类型：实用新型
国别省市：US[美国]