【技术实现步骤摘要】
本公开涉及集成电路领域，特别涉及一种全差分dff触发器、奇数分频电路、芯片和电子设备。
技术介绍
1、分频电路广泛应用于集成电路中，用于将输入信号（例如时钟信号）的频率降低到芯片模块所需要的频率，分频电路可应用于时钟管理、通信、数据转换、振荡器、射频系统、微控制器和处理器、电源管理等集成电路所涉及的方方面面。
2、随着通信技术的发展和半导体工艺节点不断缩减，高速phy（物理）接口电路对高速时钟电路提出了越来越高的要求，高速phy接口电路中的频率综合电路和clock path（时钟路径）电路需要更高性能的分频电路，往往需要时钟信号具备高速、差分、50%占空比等特性。其中，对于50%占空比来说，偶数分频器天生具备50%占空比输出，而奇数分频器若想达到50%占空比输出，则难度较大。
技术实现思路
1、有鉴于此，本公开提供一种全差分dff触发器、奇数分频电路、芯片和电子设备，以实现超高工作频率下、超宽的输出频率范围的时钟信号的各种奇数分频。
2、本公开的技术方案是这样实现的：
3、根据本公开实施例的一方面，提供一种全差分dff触发器，所述全差分dff触发器具有差分输入端、中间级差分输出端、末级差分输出端和差分时钟端；
4、所述全差分dff触发器包括：
5、第一驱动级电路，所述第一驱动级电路耦接于所述差分时钟端、所述差分输入端和所述中间级差分输出端，用于根据所述差分时钟端接收的差分时钟信号、以及所述差分输入端接收的差分输入信号，在所
6、第二驱动级电路，所述第二驱动级电路耦接于所述差分时钟端、所述中间级差分输出端和所述末级差分输出端，用于根据所述差分时钟信号、以及所述中间级差分输出信号，在所述末级差分输出端产生末级差分输出信号。
7、在一种可能实施方式中，所述第一驱动级电路包括：
8、第一正驱动电路，所述第一正驱动电路耦接于所述差分时钟端、所述差分输入端中的正输入端和所述中间级差分输出端中的中间级正输出端，用于根据所述差分时钟信号、以及所述正输入端接收的所述差分输入信号中的正输入信号，在所述中间级正输出端产生所述中间级差分输出信号中的中间级正输出信号；
9、第一负驱动电路，所述第一负驱动电路耦接于所述差分时钟端、所述差分输入端中的负输入端和所述中间级差分输出端中的中间级负输出端，用于根据所述差分时钟信号、以及所述负输入端接收的所述差分输入信号中的负输入信号，在所述中间级负输出端产生所述中间级差分输出信号中的中间级负输出信号。
10、在一种可能实施方式中，所述第一正驱动电路包括：
11、第一驱动pmos，所述第一驱动pmos的栅极耦接于所述差分时钟端的正时钟端，所述第一驱动pmos的源极耦接于供电电源；
12、第二驱动pmos，所述第二驱动pmos的栅极耦接于所述正输入端，所述第二驱动pmos的源极耦接于所述第一驱动pmos的漏极；
13、第一驱动nmos，所述第一驱动nmos的栅极耦接于所述差分时钟端的负时钟端，所述第一驱动nmos的源极接地；
14、第二驱动nmos，所述第二驱动nmos的栅极耦接于所述正输入端，所述第二驱动nmos的源极耦接于所述第一驱动nmos的漏极，所述第二驱动nmos的漏极耦接于所述第二驱动pmos的漏极并耦接于所述中间级正输出端。
15、在一种可能实施方式中，所述第一负驱动电路包括：
16、第三驱动pmos，所述第三驱动pmos的栅极耦接于所述差分时钟端的正时钟端，所述第三驱动pmos的源极耦接于供电电源；
17、第四驱动pmos，所述第四驱动pmos的栅极耦接于所述负输入端，所述第四驱动pmos的源极耦接于所述第三驱动pmos的漏极；
18、第三驱动nmos，所述第三驱动nmos的栅极耦接于所述差分时钟端的负时钟端，所述第三驱动nmos的源极接地；
19、第四驱动nmos，所述第四驱动nmos的栅极耦接于所述负输入端，所述第四驱动nmos的源极耦接于所述第三驱动nmos的漏极，所述第四驱动nmos的漏极耦接于所述第四驱动pmos的漏极并耦接于所述中间级负输出端。
20、在一种可能实施方式中，所述第二驱动级电路包括：
21、第二正驱动电路，所述第二正驱动电路耦接于所述差分时钟端、所述中间级差分输出端中的中间级正输出端和所述末级差分输出端中的末级正输出端，用于根据所述差分时钟信号、以及从所述中间级正输出端接收的所述中间级差分输出信号中的中间级正输出信号，在所述末级正输出端产生所述末级差分输出信号中的末级正输出信号；
22、第二负驱动电路，所述第二负驱动电路耦接于所述差分时钟端、所述中间级差分输出端中的中间级负输出端和所述末级差分输出端中的末级负输出端，用于根据所述差分时钟信号、以及从所述中间级负输出端接收的所述中间级差分输出信号中的中间级负输出信号，在所述末级负输出端产生所述末级差分输出信号中的末级负输出信号。
23、在一种可能实施方式中，所述第二正驱动电路包括：
24、第五驱动pmos，所述第五驱动pmos的栅极耦接于所述差分时钟端的负时钟端，所述第五驱动pmos的源极耦接于供电电源；
25、第六驱动pmos，所述第六驱动pmos的栅极耦接于所述中间级正输出端，所述第六驱动pmos的源极耦接于所述第五驱动pmos的漏极；
26、第五驱动nmos，所述第五驱动nmos的栅极耦接于所述差分时钟端的正时钟端，所述第五驱动nmos的源极接地；
27、第六驱动nmos，所述第六驱动nmos的栅极耦接于所述中间级正输出端，所述第六驱动nmos的源极耦接于所述第五驱动nmos的漏极，所述第六驱动nmos的漏极耦接于所述第六驱动pmos的漏极并耦接于所述末级正输出端。
28、在一种可能实施方式中，所述第二负驱动电路包括：
29、第七驱动pmos，所述第七驱动pmos的栅极耦接于所述差分时钟端的负时钟端，所述第七驱动pmos的源极耦接于供电电源；
30、第八驱动pmos，所述第八驱动pmos的栅极耦接于所述中间级负输出端，所述第八驱动pmos的源极耦接于所述第七驱动pmos的漏极；
31、第七驱动nmos，所述第七驱动nmos的栅极耦接于所述差分时钟端的正时钟端，所述第七驱动nmos的源极接地；
32、第八驱动nmos，所述第八驱动nmos的栅极耦接于所述中间级负输出端，所述第八驱动nmos的源极耦接于所述第七驱动nmos的漏极，所述第八驱动nmos的漏极耦接于所述第八驱动pmos的漏极并耦接于所述末级负输出端。
33、在一种可能实施方式中，所述全差分dff触发器还包括：
34、第一锁存电路，所述第一锁存电路耦接于所述差分时钟端和所述中间级差分输出端，用于锁存所述本文档来自技高网...
【技术保护点】
1.一种全差分DFF触发器，其特征在于：
2.根据权利要求1所述的全差分DFF触发器，其特征在于，所述第一驱动级电路包括：
3.根据权利要求2所述的全差分DFF触发器，其特征在于，所述第一正驱动电路包括：
4.根据权利要求2所述的全差分DFF触发器，其特征在于，所述第一负驱动电路包括：
5.根据权利要求1所述的全差分DFF触发器，其特征在于，所述第二驱动级电路包括：
6.根据权利要求5所述的全差分DFF触发器，其特征在于，所述第二正驱动电路包括：
7.根据权利要求5所述的全差分DFF触发器，其特征在于，所述第二负驱动电路包括：
8.根据权利要求1所述的全差分DFF触发器，其特征在于，所述全差分DFF触发器还包括：
9.根据权利要求8所述的全差分DFF触发器，其特征在于，所述第一锁存电路包括：
10.根据权利要求9所述的全差分DFF触发器，其特征在于，所述第一正锁存电路包括：
11.根据权利要求9所述的全差分DFF触发器，其特征在于，所述第一负锁存电路包括：>
12.根据权利要求8所述的全差分DFF触发器，其特征在于，所述第二锁存电路包括：
13.根据权利要求12所述的全差分DFF触发器，其特征在于，所述第二正锁存电路包括：
14.根据权利要求12所述的全差分DFF触发器，其特征在于，所述第二负锁存电路包括：
15.一种奇数分频电路，其特征在于，包括：
16.根据权利要求15所述的奇数分频电路，其特征在于，所述全差分输出级电路包括：
17.根据权利要求16所述的奇数分频电路，其特征在于，所述全差分输出级电路还包括：
18.根据权利要求17所述的奇数分频电路，其特征在于，所述交叉耦合对包括：
19.一种芯片，其特征在于，包括如权利要求15至18任一项所述的奇数分频电路。
20.一种电子设备，其特征在于，包括如权利要求19所述的芯片。
...【技术特征摘要】
1.一种全差分dff触发器，其特征在于：
2.根据权利要求1所述的全差分dff触发器，其特征在于，所述第一驱动级电路包括：
3.根据权利要求2所述的全差分dff触发器，其特征在于，所述第一正驱动电路包括：
4.根据权利要求2所述的全差分dff触发器，其特征在于，所述第一负驱动电路包括：
5.根据权利要求1所述的全差分dff触发器，其特征在于，所述第二驱动级电路包括：
6.根据权利要求5所述的全差分dff触发器，其特征在于，所述第二正驱动电路包括：
7.根据权利要求5所述的全差分dff触发器，其特征在于，所述第二负驱动电路包括：
8.根据权利要求1所述的全差分dff触发器，其特征在于，所述全差分dff触发器还包括：
9.根据权利要求8所述的全差分dff触发器，其特征在于，所述第一锁存电路包括：
10.根据权利要求9所述的全差分dff触发器，其特征在于，所述第一正锁存电路包括...
【专利技术属性】
技术研发人员：请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，
申请(专利权)人：上海壁仞科技股份有限公司，
类型：发明
国别省市：
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