【技术实现步骤摘要】
本申请涉及半导体，具体地，涉及一种半导体结构及其制备方法。
技术介绍
1、cmos(complementary metal-oxide-semiconductor，互补式金属氧化物半导体)是一种集成电路的工艺器件，一般是在硅基晶圆模板上同时制备nmos(n-type mosfet)和pmos(p-type mosfet)两种物理特性互补的基本元件。cmos因其互补特性被广泛应用于各种电子设备与电子器件。
2、硅器件在高温下具有丰富的本征载流子，当温度超过300℃摄氏度时，本征载流子的数量超过掺杂载流子数量，这就意味着硅器件在长时间高温下可能会退化或无法运行，即硅基cmos无法在高温下正常工作；此外，高集成度的硅基cmos集成电路在工作时会产生大量的热量，尤其是高功率半导体器件的散热需求更高，而硅器件的特性导致其散热性能较弱；同时，硅基cmos暴露于高剂量离子辐射或高能量γ射线场景下容易发生辐射损伤，表现为阈值电压漂移、漏电流增加和传输特性退化等现象，从而降低cmos器件的性能和可靠性。
3、目前亟需一种性能稳定的互补型半导体器件。
技术实现思路
1、为了解决上述技术问题，本申请实施例中提供了一种半导体结构及其制备方法。
2、本申请实施例的第一个方面，提供了一种半导体结构，至少包括形成于碳化硅基体中基体单元，所述基体单元包括nfet、pfet中的至少一种，所述基体单元至少包括由外而内设置，且依次贴合的三层结构：
3、第一层结构至少包括：
4、第二层结构设置于所述第一层结构的内部，所述第二层结构至少包括：互相电连接的漏极区、沟道区和源极区；
5、第三层结构，设置于所述第二层结构的内部，所述第三层结构至少包括：顶栅区；
6、其中，所述第一层结构与所述第二层结构之间，以及所述第二层结构与所述第三层结构之间在通电时形成pn结。
7、在本申请一个可选实施例中，所述顶栅区和所述沟道区沿垂直方向堆叠于所述底栅区表面，且所述沟道区与所述底栅区贴合；
8、所述漏极区和所述源极区分别位于所述沟道区的两侧，且均与所述顶栅区、所述沟道区和所述底栅区贴合；
9、至少两个电隔离区，分别设置于所述漏极区和所述源极区两侧，各所述电隔离区均与所述底栅区贴合；
10、其中，所述顶栅区、所述电隔离区和所述底栅区为第一离子掺杂类型；所述漏极区、所述源极区和所述沟道区为第二离子掺杂类型；所述第一离子掺杂类型与所述第二离子掺杂类型不同。
11、在本申请一个可选实施例中，所述漏极区、所述源极区和所述沟道区为一体制成。
12、在本申请一个可选实施例中，所述基体单元包括pfet器件，所述第一离子掺杂类型为p型，所述第二离子掺杂类型为n型。
13、在本申请一个可选实施例中，所述基体单元包括nfet器件，所述第一离子掺杂类型为n型，所述第二离子掺杂类型为p型。
14、在本申请一个可选实施例中，所述碳化硅基体至少包括相互堆叠的外延层和介质层；其中，所述基体单元设置于所述外延层；
15、所述半导体结构还包括：
16、欧姆接触层，设置于所述介质层，并分别与所述顶栅区和电连接结构电连接；所述欧姆接触层的与所述顶栅区的离子掺杂类型相同。
17、在本申请一个可选实施例中，所述电连接结构至少包括：
18、多个填充有导电材料的层间通孔；至少一个所述层间通孔与所述欧姆接触层电连接；
19、多个金属互连线，与多个所述层间通孔互连，以将所述基体单元引出至器件表层。
20、在本申请一个可选实施例中，所述层间通孔为tsv钨通孔或者tsv铜通孔。
21、在本申请一个可选实施例中，所述底栅区的离子掺杂浓度为le17/cm3～1e19/cm3；和/或，所述沟道区的离子掺杂浓度为1e17/cm3～5e19/cm3；和/或，所述顶栅区的离子掺杂浓度为1e16/cm3～1e20/cm3；和/或，所述漏极区、所述源极区的离子掺杂浓度为1e18/cm3～5e20/cm3；和/或，所述电隔离区的离子掺杂浓度1e18/cm3～5e20/cm3。
22、在本申请一个可选实施例中，所述半导体结构为cfet器件。
23、本申请实施例的第二个方面，提供了一种电子器件，包括：
24、如上任一项所述的半导体结构。
25、本申请实施例的第三个方面，提供了一种半导体结构的制备方法，至少包括：
26、在碳化硅外延层中采用局部离子注入法形成底栅区；
27、采用局部离子注入法在所述底栅区表面依次形成沿垂直方向堆叠的沟道区和顶栅区，以及相互间隔的电隔离区、漏极区和源极区；其中，所述漏极区和所述源极区分别位于所述沟道区两侧，且均与所述沟道区和所述底栅区电连接；所述电隔离区的数量为多个，且分别位于所述源极区和所述漏极区两侧；所述顶栅区、所述电隔离区和所述底栅区为第一离子掺杂类型；所述漏极区、所述源极区和所述沟道区为第二离子掺杂类型；所述第一离子掺杂类型与所述第二离子掺杂类型不同；
28、在所述外延层表面形成其他辅助结构，得到半导体结构。
29、在本申请一个可选实施例中，在形成沿垂直方向堆叠的沟道区和顶栅区，以及相互间隔的电隔离区、漏极区和源极区之后，所述方法还包括：
30、采用碳膜保护法进行杂质离子注入激活。
31、第一方面，本申请实施例提供的半导体结构为常态导通，通电自耗尽的器件结构，可以应用于任意需要常态导通的器件中，可以在一定程度上节省资源损耗；
32、第二方面，本申请实施例提供的半导体结构为碳化硅基体，硅材料的晶体结构在400℃～500℃就已经发生严重形变，而碳化硅在1000℃依然性能稳定，碳化硅材料在高温下相比于硅材料的耐热性能更为稳定，可以进一步提高半导体结构的耐高温特性和器件可靠性；
33、第三方面，本申请实施例提供的半导体结构为碳化硅基体，碳化硅有特殊的晶体结构，声子散射少，热导率好，热量很容易被导走，因此相对于传统硅基材料的半导体结构的散热性能更优，可以进一步提高半导体结构的散热特性和器件可靠性；
34、第四方面，本申请实施例提供的半导体结构为碳化硅基体，碳硅键相对于硅硅键的键能更高，因此碳化硅材料相对于传统的硅基材料在外界射线等辐射作用下不容易发生断裂，不容易在基体内出现缺陷，耐辐射能力更强，可以进一步提高半导体结构的耐辐射特性和器件可靠性；
35、第五方面，本申请实施例提供的半导体结构为碳化硅基体，由于碳化硅的晶格特性，电子在碳化硅晶体中受到的阻碍相对于其他材料小，散射比较小，电子可以加速到一个很高的速度，晶格的碰撞速度高，导电性更高，在电场的作用下电子漂移速度更高，即控制信号的响应速度更高，可以将器件结构的开关速率和控制信号的频率(或者叫器件的工作频率)提高至一本文档来自技高网...
【技术保护点】
1.一种半导体结构，其特征在于，至少包括形成于碳化硅基体中基体单元，所述基体单元包括NFET、PFET中的至少一种，所述基体单元至少包括由外而内设置，且依次贴合的三层结构：
2.根据权利要求1所述的半导体结构，其特征在于，
3.根据权利要求2所述的半导体结构，其特征在于，所述基体单元包括PFET器件，所述第一离子掺杂类型为P型，所述第二离子掺杂类型为N型；或，
4.根据权利要求1所述的半导体结构，其特征在于，所述碳化硅基体至少包括相互堆叠的外延层和介质层；其中，所述基体单元设置于所述外延层；
5.根据权利要求4所述的半导体结构，其特征在于，所述电连接结构至少包括：
6.根据权利要求5所述的半导体结构，其特征在于，所述层间通孔为TSV钨通孔或者TSV铜通孔。
7.根据权利要求1所述的半导体结构，其特征在于，所述底栅区的离子掺杂浓度为1e17/cm3～1e19/cm3；和/或，所述沟道区的离子掺杂浓度为le17/cm3～5e19/cm3；和/或，所述顶栅区的离子掺杂浓度为le16/cm3～1e20/cm3；和/或
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构为CFET器件。
9.一种半导体结构的制备方法，其特征在于，至少包括：
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，在形成沿垂直方向堆叠的沟道区和顶栅区，以及相互间隔的电隔离区、漏极区和源极区之后，所述方法还包括：
...【技术特征摘要】
1.一种半导体结构，其特征在于，至少包括形成于碳化硅基体中基体单元，所述基体单元包括nfet、pfet中的至少一种，所述基体单元至少包括由外而内设置，且依次贴合的三层结构：
2.根据权利要求1所述的半导体结构，其特征在于，
3.根据权利要求2所述的半导体结构，其特征在于，所述基体单元包括pfet器件，所述第一离子掺杂类型为p型，所述第二离子掺杂类型为n型；或，
4.根据权利要求1所述的半导体结构，其特征在于，所述碳化硅基体至少包括相互堆叠的外延层和介质层；其中，所述基体单元设置于所述外延层；
5.根据权利要求4所述的半导体结构，其特征在于，所述电连接结构至少包括：
6.根据权利要求5所述的半导体结构，其特征在于，所述层间通孔为tsv钨通孔或者tsv铜通孔。
【专利技术属性】
技术研发人员：王畅畅，刘宇，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：
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