具有低时基抖动的媒体播放器制造技术

本实用新型专利技术涉及一种具有低时基抖动的媒体播放器，包括用于对媒体数据进行解码的中央控制器、与所述中央控制器连接用于存放所述媒体数据的存储模块以及将所述中央控制器解码后的媒体数据通过数模转换为模拟信号的数模转换模块，还包括与所述中央控制器连接，用于为所述中央控制器提供时钟信号的外接时钟模块。实施本实用新型专利技术的具有低时基抖动的媒体播放器，具有以下有益效果：由于采用了外接的时钟模块，且该时钟模块本身采用具有较低振荡误差的有源晶体器和使用可编程逻辑器件进行时钟处理，因此，该外接时钟模块提供的时钟信号的误差小，其时基抖动较低。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及媒体播放领域，更具体 地说，涉及一种具有低时基抖动的媒体播 放器。
技术介绍
一般的播放器由于数字音频输出存在过多的时基误差(jitter)导致音质的劣 化，所以一个高品质的播放器的首要是减少和消除DSP等经过解码输出的时基误差。通常， 音频解码芯片时钟由其内部数字锁相环(PLL)提供，而数字PLL的误差很大一般在100到 200PPM以上，这样的误差对于普及型的播放器而言是可以接受的，但是，对于较为高端的播 放器，由于其对输出的信号的要求较高，如果在使用上述的方案，由于其数字输出信号上存 在较大的时基误差，其输出信号音质劣化较多，就不能达到其要求。因此，使现有音频解码 芯片能输出具有较低时基误差数字信号就很有必要。
技术实现思路
本技术要解决的技术问题在于，针对现有技术的上述时基抖动较高的缺陷， 提供一种低时基抖动的媒体播放器。本技术解决其技术问题所采用的技术方案是构造一种具有低时基抖动的媒 体播放器，包括用于对媒体数据进行解码的中央控制器、与所述中央控制器连接用于存放 所述媒体数据的存储模块以及将所述中央控制器解码后的媒体数据通过数模转换为模拟 信号的数模转换模块，还包括与所述中央控制器连接，用于为所述中央控制器提供时钟信 号的外接时钟模块。在本技术所述的具有低时基抖动的媒体播放器中，所述外接时钟模块包括作 为振荡源的第一有源晶体振荡器和将第一有源晶体振荡器产生的时钟处理后变换为所述 中央控制器所需要的时钟的第一频率变换模块。在本技术所述的具有低时基抖动的媒体播放器中，所述第一频率变换单元包 括可编程逻辑器件形成的分频器或倍频器或频率转换单元。在本技术所述的具有低时基抖动的媒体播放器中，所述外接时钟模块输出译 码器串行时钟和译码器左右声道数据锁存时钟到所述中央控制器。在本技术所述的具有低时基抖动的媒体播放器中，所述外接时钟模块还包括 作为振荡源的第二有源晶体振荡器以及将所述第二有源晶体振荡器所产生的时钟处理后 转换为所述数模转换模块所需要的时钟信号的第二频率变换单元。在本技术所述的具有低时基抖动的媒体播放器中，所述第二频率变换单元包 括可编程逻辑器件形成的分频器或倍频器或频率转换单元。在本技术所述的具有低时基抖动的媒体播放器中，所述外接时钟模块输出数 模转换主时钟、数模转换串行时钟和数模转换左右声道数据锁存时钟到所述数模转换模 块。在本技术所述的具有低时基抖动的媒体播放器中，所述第一频率变换单元和 第二频率变换单元共用一个可编程逻辑器件，所述可编程逻辑器件还包括连接所述中央控 制器和所述数模转换模块的媒体数据通道。实施本技术的具有低时基抖动的媒体播放器，具有以下有益效果由于采用了外接的时钟模块，且该时钟模块本身采用具有较低振荡误差的有源晶体器和使用可编程 逻辑器件进行时钟处理，因此，该外接时钟模块提供的时钟信号的误差小，其时基抖动较 低。附图说明图1是本技术具有低时基抖动的媒体播放器实施例的结构示意图；图2是所述实施例中外接时钟模块的结构示意图；图3是所述实施例外接时钟模块中时钟部分功能模块示意图。具体实施方式下面将结合附图对本技术实施例作进一步说明。如图1所示，在本技术具有低时基抖动的媒体播放器实施例中，该媒体播放 器包括中央控制器1、外接时钟模块2以及数模转换模块3，其中，中央控制器1将传送到其 中的媒体数据解码，并将解码后的数据通过外接时钟模块传2送到数模转换模块3，同时， 外接时钟模块2产生多个时钟信号，并分别将其传送到上述中央控制器1以及数模转换模 块3上。上述中央控制器1的核心是一个对媒体数据进行解码的解码器以及一些控制装置、 接口等等。此外，上述中央控制器1还与用于存储媒体数据的存储装置(图中未示出)、按 键(用于控制中央控制器1的操作，图中未示出)以及LCD屏(用于显示上述媒体数据信 息及操作信息，图中未示出)等部件连接，以便实现媒体播放器的功能。由于这些部件与本 实施例所揭示的内容关系不大，在本实施例中这些部件与现有技术中也没有太大的区别， 在此不再赘述。图2示出了本实施例中外接时钟模块2的大致结构，在图2中，时钟模块2包括可 编程逻辑器件21和与该可编程逻辑器件21连接的第一有源晶体振荡器23和第二有源晶 体振荡器25，其中，可编程逻辑器件21又被划分为数据通道22、第一频率转换单元24和第 二频率转换单元26。其中，上述第一有源晶体振荡器23产生振荡信号后，传送到第一频率 转换单元24，第一频率转换单元24将该振荡信号进行处理，得到上述解码器1所需要的各 种时钟信号，并将这些时钟信号传送到解码器1，供其使用。上述处理包括将第一有源晶体 振荡器23产生的振荡信号进行分频、倍频或频率变换。在上述第一频率转换单元24中可以 根据需要设置分频器、倍频器或频率变换单元。上述第二有源晶体振荡器25产生振荡信号 后，传送到第二频率转换单元26，第二频率转换单元26将该振荡信号进行处理，得到上述 数模转换模块3所需要的各种时钟信号，并将这些时钟信号传送到数模转换模块3，供其使 用。上述处理包括将第二有源晶体振荡器25产生的振荡信号进行分频、倍频或频率变换。 在上述第二频率转换单元26中可以根据需要设置分频器、倍频器或频率变换单元。此外， 上述数据通道22用于在上述中央控制器1中的解码器和数模转换模块3之间传输数据，该 数据由中央控制器1中的解码器对媒体数据解码而得，被送往数模转换模块3进行数模变换，得到模拟信号并输出。图3是本实施例外接时钟模块中时钟部分功能模块示意图，在图3中，时钟分频 器件(CPLD)和SRC MODUAL(采样率转换芯片)组成，其中SRC MODUAL为可选件。其中， TCXOU TCX02分别为图2中的第一晶体振荡器23和第二晶体振荡器25，在图3中，图2中 分别表示的第一频率变换单元24和第二频率变换单元26表示为一个CLOCK M0UDAL，其中， 上述晶振精度越高则JITTER越低，而时钟分频器件采用CPLD和FPGA皆可，他们在本模块 中只作为可编程的分频器件。CPLD的延迟比FPGA更小，占用资源少，所以选择CPLD更优。由于一般的多媒体播放器可以适应不同采样率的音频文件，所以本时钟模块能适 应8KHZ-192Khz的采样率的数字音频的输入，同时提供了 SPDI F的输出。 在图3中，分频器件和有源晶振产生音频DAC的基准时钟，I2S输出的BitClock由 晶振的时钟进行同步，I2S接收和输出设置了 FIFO，隔离输入的jitter同时可转换数字音 频接口的格式，可设置输出的位数等。由于I2S的输出时钟完全与晶振时钟源同步，SPDIF 的传输时钟直接为有源晶振分频获得，避免了一般集成电路所通过PLL来产生TX时钟导致 的jitter劣化问题。可支持192kHZ/24bit输出。此外，在本实施例中，采样率的支持范围可达8KHZ_192Khz，兼容各种采样率 记录文件的播放。在本实施例中，通过SRC模块配合，可选择使用SRC功能，把普通的 44. lKhz/16bit文件转换为最大192kHZ/24bit输出，可设置输出不同的采样率。可把经过 SRC转换的数字音频通过SPDIF输本文档来自技高网...

【技术保护点】
一种具有低时基抖动的媒体播放器，包括用于对媒体数据进行解码的中央控制器、与所述中央控制器连接用于存放所述媒体数据的存储模块以及将所述中央控制器解码后的媒体数据通过数模转换为模拟信号的数模转换模块，其特征在于，还包括与所述中央控制器连接，用于为所述中央控制器提供时钟信号的外接时钟模块。

【技术特征摘要】

【专利技术属性】
技术研发人员：万山，
申请(专利权)人：深圳市七彩虹科技发展有限公司，
类型：实用新型
国别省市：94[中国|深圳]