相变存储设备及其测试电路制造技术

本发明专利技术公开了一种测试电路，其响应于测试模式信号，将由从外部电流源供给的电流所产生的数据施加至存储单元。

【技术实现步骤摘要】

本专利技术实施例涉及半导体存储设备，更具体地说涉及相变存储设备及其测试电路。
技术介绍
现有多种非易失性存储器，包括闪存器、相变存储器等等。特别地，相变存储器被 设计为通过改变写入电流量来执行写操作。图1为一种常规的相变存储设备的示意图。如图1所示，相变存储设备10通常形成为包括多个单位单元阵列110、X译码器 120、Y译码器130、包含写驱动器W/D和感测放大器S/A的模块140、全局位线开关GYSW的 模块150、局部位线开关LYSW的模块160以及局部字线开关LXSW的模块170。相变存储设备10的操作将在图2中详述。图2为说明传统相变存储设备中编程机制的方框图。用于写操作的电流从写驱动器(W/D) 142被施加至感测放大器输入/输出线SI0。 全局位线开关150-1和150-2设置在感测放大器输入-输出线SIO和全局位线GBL-l、GBL-2 之间。每个全局位线GBL依据全局位线开关150-1和150-2的开/关状态而被选择。这些 开关可包括传输门，每个传输门分别响应于开关控制信号gysw、反相开关控制信号gyswB 以及gysw的互补信号。附图标记144表示感测放大器S/A。通过全局位线开关150-1和150-2以及全局位线GBL-I和GBL-2将从写驱动器 142传至感测放大器输入/输出线SIO的数据送至局部位线开关160。该操作之后，将数据 编程写入由字线和位线所选择的存储单元。需要注意的是，在对相变存储单元编程的过程中耗费了大量电流和时间。图3显示对于常规相变存储单元的编程电流分布(program current profile)中 所耗费的特定时间和电流关系。图3中的曲线P_rs显示当复位数据被编程写入所选存储单元时耗费的电流量和 时间。需要注意的是，在相对短时间内以复位数据编程的特性将大量电流施加至存储单元。另一方面，可通过矩形波曲线？_81或慢阻尼波(slow quench wave)曲线P_s2理 解对置位数据编程的过程。依照图3，需要大量电流来编程相变存储单元。特别是置位数据除了需要大量电流 以外还需要大量时间。因此，由于时间和电流限制，对大量相变存储单元同时编程(也即，多单元编程)使得相变存储设备工作性能下降。尽管多单元编程高效，由于同时编程多个存储单元时电 流耗费的限制，置位数据平均需要长于300纳秒的编程时间。在写操作中从存储体可同时选择的存储单元的数目取决于写驱动器W/D的驱动 能力以及全局位线开关150、局部位线开关160和局部字线开关170的电流供给能力。组成 驱动器和开关的晶体管尺寸应更大，但这可能不利于降低相变存储设备的尺寸。例如，考虑到写驱动器W/D的能力限制以及开关的电流供给负担，存在x8或xl6 的编程模式，其中数据被编程写入每个单位单元阵列中一个或两个存储单元。因此，如果以 xl6模式将数据编程写入每个单位单元阵列中的512M字节存储单元，需要执行32M次编程 操作。因为产品成本越来越依赖于存储器设备的测试时间，很需要缩短该特定测试时 间。
技术实现思路
本专利技术的一个方面，提供一种相变存储设备的测试电路，测试电路响应测试模式 信号，将由从外部电流源供给的电流所产生的数据传输至存储单元。本专利技术的另一方面，提供一种相变存储设备，其包括具有多个单位单元阵列的存 储体；以及测试电路，其被配置为响应测试模式信号，将由外部电流源供给的电流所产生的 数据传输至所述存储体。本专利技术的另一方面，提供一种相变存储设备，其包括被配置为施加编程电流至输 入/输出线的写驱动器；以及测试电路，其被配置为响应测试模式信号，将由从外部电流源 供给的电流所产生的数据施加至所述输入/输出线。本专利技术的另一方面，提供一种存储设备，其包括单元矩阵；至少一个局部位线开 关和至少一个局部字线开关；至少一个全局位线开关；用于驱动该至少一个局部位线的至 少一个写驱动器；设置在该至少一个全局位线开关和该至少一个写驱动器之间的至少一个 感测放大器输入/输出线；以及至少一个测试电路。存储设备包括至少一个测试电路。存 储设备可工作在测试模式和正常写模式。当存储设备工作在正常写模式下时，写驱动器向 该至少一个感测放大器输入/输出线提供电流，以及当存储设备工作在测试模式下时，该 至少一个测试电路直接向该至少一个感测放大器输入/输出线提供电流。这些及其他特性、方面和实施例在以下标题为“具体实施方式”部分中予以描述。附图说明结合附图描述特性、方面和实施例，其中图1是示意性地示出传统相变存储设备的方框图；图2是示出传统相变存储设备中编程机制的方框图；图3是示出常规的相变存储单元的编程电流分布的图；图4是示出依照本专利技术实施例的测试电路配置的方框图；图5是示出带有依照本专利技术实施例的测试电路配置的相变存储设备的方框图；以 及图6是示出依照本专利技术实施例的相变存储设备中的编程机制的方框图。具体实施例方式依照本专利技术的示例性实施例，在非易失性存储设备的测试模式下，电流从外部源 直接施加到存储单元中，非易失性存储设备例如是通过电流驱动机制执行编程操作的相变 存储设备的。通常，加至选择的存储单元以进行测试操作的电流是通过写驱动器提供的。但是， 这种情况下，加至存储单元的电流量可能受到写驱动器的驱动能力以及从写驱动器传送电 流的开关元件的电流供给能力的限制。但是，依照本专利技术的实施例，测试模式下直接从外部源施加电流。因此，可施加大 量电流至选择的存储单元，而不受写驱动器和开关元件的性能的限制。此外，可同时被编程 多个存储单元，这大大缩短了相变存储设备中的存储单元的测试时间。下文中，将参照附图详细描述本专利技术的实施例。图4示出依照本专利技术实施例的测试电路的示意图。如图4所示，测试电路20由焊点210和开关单元220组成，电流从外部电流源施 加至焊点210。响应于测试模式信号TM，开关单元220将由从焊点210供给的电流所产生 的数据通过感测放大器输入/输出线SIO传输至全局位线开关GYSW。当测试模式信号TM被激活时，开关单元220被接通。随后，由施加至焊点210的 电流所产生的数据通过开关部件220被输送至全局位线开关GYSW。全局位线开关GYSW是 接通还是断开取决于用于测试而输入的地址。通过全局位线开关GYSW输送的数据被写入 由行和列地址指定的存储单元。这种配置下，测试电流从外部源直接供给至全局位线开关，而不是经过写驱动器 供给。因此，可向存储单元提供足够的电流量，而不论写驱动器的驱动能力如何。图5是示出具有依照本专利技术实施例的测试电路的相变存储设备的方框图。图5所示的相变存储设备30包括存储体310，具有多个单位存储单元阵列； X译码器(X-DEC)320，产生用于访问存储体310的存储单元的行地址；以及Y译码器 (Y-DEC) 330，产生用于访问存储体310的存储单元的列地址。设备30进一步包括模块 340，具有用于驱动由Y译码器330选择的位线的写驱动器W/D以及用于放大由Y译码器 330选择的存储单元的数据的感测放大器S/A ；全局位线开关GYSW的模块350，响应于Y译 码器330输出信号而选择全局位线；以及测试电路20，响应于测试模式信号TM向感测放大 器输入/输出线SIO提供由外部电流产生的数据。运用上述配置，将参照本文档来自技高网...

【技术保护点】
一种相变存储设备的测试电路，所述测试电路响应于测试模式信号，将由从外部电流源供给的电流所产生的数据传输至存储单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金东槿，尹泰勋，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR