【技术实现步骤摘要】
本专利技术涉及半导体，尤其涉及一种静电防护结构及制备方法、半导体器件及制备方法。
技术介绍
1、随着半导体芯片制程的发展，集成电路芯片呈现出小型化趋势，线宽变窄，同时追求更高的集成度、更低的工作电压、更快的信号传递，致使集成电路芯片变得更加敏感，极易受到静电和浪涌冲击，造成损坏。所以防护器件必须满足低电容、低电压等特性才能有效保护集成电路芯片不被静电和浪涌损坏。这对保护器件的设计提出了很大的挑战，特别是在要求电压1v且电容在0.2pf以内的同时还对ipp有较大要求的情况下，就更加难以实现。
2、然而，现有的静电防护结构的结构通常在大电流的条件下，存在器件的钳位电压过大的问题。
3、因而，提供一种大电流的条件下，低钳位电压的静电防护结构已成为业界亟需解决的技术问题。
技术实现思路
1、本专利技术解决的技术问题是，提供一种静电防护结构及制备方法、半导体器件及制备方法，解决了大电流的条件下，器件结构存在的钳位电压的问题。
2、为解决上述技术问题，本专利技术实施例提供一种静电防护结构，包括：
3、衬底；
4、外延层，形成于所述衬底上，所述外延层沿第一方向依次划分为第一区域、第二区域和第三区域，且各区域的两侧均设置有沟槽隔离结构；
5、形成于所述第一区域内沿所述第一方向排布的第一p型掺杂区和第一n型掺杂区，形成于所述第二区域内沿所述第一方向排布的第二p型掺杂区、第一p型阱区、第二n型掺杂区、第二p型阱区和第三p型掺杂区，
6、第一金属连接结构、第二金属连接结构和第三金属连接结构；所述第一金属连接结构分别连接所述第一p型掺杂区、所述第二n型掺杂区和所述第四p型掺杂区；所述第二金属连接结构分别连接所述第一n型掺杂区、所述第四n型掺杂区和所述第三p型掺杂区；所述第三金属连接结构分别连接所述第二p型掺杂区、所述第五n型掺杂区和所述第三n型掺杂区；
7、第一电极和第二电极，所述第一电极和所述第三金属连接结构电性连接，所述第二电极和所述第二金属连接结构电性连接。
8、可选的，每个所述沟槽隔离结构均贯穿所述外延层并深入所述衬底。
9、可选的，所述静电防护结构还包括第一n型阱区和第二n型阱区；所述第二p型掺杂区设置在所述第一n型阱区内，所述第三p型掺杂区设置在所述第二n型阱区内。
10、可选的，所述第一金属连接结构包括第一接触孔和第一金属连接线，所述第一接触孔分别设置在所述第一p型掺杂区、所述第二n型掺杂区和所述第四p型掺杂区的表面，所述第一金属连接线的第一端和所述第一接触孔电性连接；
11、所述第二金属连接结构包括第二接触孔和第二金属连接线，所述第二接触孔分别设置在所述第一n型掺杂区、所述第四n型掺杂区和所述第三p型掺杂区的表面，所述第二金属连接线的第一端和所述第二接触孔电性连接，所述第二金属连接线的第二端和所述第二电极电性连接；
12、所述第三金属连接结构包括第三接触孔和第三金属连接线，所述第三接触孔分别设置在所述第二p型掺杂区、所述第五n型掺杂区和所述第三n型掺杂区的表面，所述第三金属连接线的第一端和所述第三接触孔电性连接，所述第三金属连接线的第二端和所述第一电极电性连接。
13、相应的，本专利技术的技术方案还提供了一种静电防护结构的制备方法，用于制备本专利技术技术方案提供的静电防护结构，该方法包括：
14、提供一衬底；
15、在所述衬底表面形成外延层；
16、在所述外延层上形成第一p型阱区和第二p型阱区；
17、在所述外延层上沿第一方向依次形成第一p型掺杂区、第一n型掺杂区、第二p型掺杂区、第四n型掺杂区、第二n型掺杂区、第五n型掺杂区、第三p型掺杂区、第三n型掺杂区和第四p型掺杂区，所述第四n型掺杂区设置在所述第一p型阱区内，所述第五n型掺杂区设置在所述第二p型阱区内；
18、在所述外延层上形成多个沟槽隔离结构；
19、在所述第一p型掺杂区、所述第二n型掺杂区和所述第四p型掺杂区上形成第一金属连接结构，在所述第一n型掺杂区、所述第四n型掺杂区和所述第三p型掺杂区上形成第二金属连接结构，在所述第二p型掺杂区、所述第五n型掺杂区和第三n型掺杂区上形成第三金属连接结构；
20、在所述第三金属连接结构上形成第一电极，在所述第二金属连接结构上形成第二电极。
21、可选的，在所述外延层上形成第一p型阱区和第二p型阱区，具体包括：
22、在所述外延层表面形成图形化的光刻层，所述光刻层包括第一窗口区、第二窗口区和阻抗区；
23、以所述光刻层为掩膜，进行离子注入，在所述第一窗口区形成所述第一p型阱区，在所述第二窗口区形成所述第二p型阱区；
24、去除所述光刻层；
25、对所述外延层进行热退火。
26、可选的，形成所述第一金属连接结构、所述第二金属连接结构和所述第三金属连接结构，具体包括：
27、在所述第一p型掺杂区、所述第二n型掺杂区和所述第四p型掺杂区表面形成第一接触孔；
28、在所述第一n型掺杂区、所述第四n型掺杂区和所述第三p型掺杂区表面形成第二接触孔；
29、在所述第二p型掺杂区、所述第五n型掺杂区和第三n型掺杂区表面形成第三接触孔；
30、在形成所述第一接触孔后，在所述第一接触孔上形成第一金属连接线；
31、在形成所述第二接触孔后，在所述第二接触孔上形成第二金属连接线；
32、在形成所述第三接触孔后，在所述第三接触孔上形成第三金属连接线。
33、相应的，本专利技术的技术方案还提供了一种静电防护电路，包括：第一可控硅整流单元、第二可控硅整流单元、第一二极管单元和第二二极管单元；
34、所述第一可控硅整流单元的第一端作为所述静电防护电路的第一电极，所述第一可控硅整流单元的第二端连接所述第一二极管单元的第一端，所述第一可控硅整流单元的第三端作为所述静电防护电路的第二电极；所述第一二极管单元的第二端和所述第二可控硅整流单元的第一端均连接所述第一可控硅整流单元的第三端；所述第二可控硅整流单元的第二端连接所述第二二极管单元的第一端，所述第二可控硅整流单元的第三端连接所述第一可控硅整流单元的第一端。
35、可选的，所述第一可控硅整流单元包括第一三极管和第二三极管，所述第一三极管的发射极作为所述第一可控硅整流单元的第一端，所述第一三极管的基极作为所述第一可控硅整流单元的第二端、并连接所述第二三极管的集电极，所述第一三极管的集电极连接所述第二三极管的基极，所述第二三极管的发射极作为所述第一可控硅整流单元的第三端；
36、所述第二可控硅整流单元包括第三三极管和第四三极管，所述第三三极管本文档来自技高网...
【技术保护点】
1.一种静电防护结构，其特征在于，包括：
2.根据权利要求1所述的静电防护结构，其特征在于，每个所述沟槽隔离结构均贯穿所述外延层并深入所述衬底。
3.根据权利要求1所述的静电防护结构，其特征在于，还包括第一N型阱区和第二N型阱区；所述第二P型掺杂区设置在所述第一N型阱区内，所述第三P型掺杂区设置在所述第二N型阱区内。
4.根据权利要求1所述的静电防护结构，其特征在于，所述第一金属连接结构包括第一接触孔和第一金属连接线，所述第一接触孔分别设置在所述第一P型掺杂区、所述第二N型掺杂区和所述第四P型掺杂区的表面，所述第一金属连接线的第一端和所述第一接触孔电性连接；
5.一种静电防护结构的制备方法，用于制备权利要求1至4任一项所述的静电防护结构，其特征在于，该方法包括：
6.根据权利要求5所述的静电防护结构的制备方法，其特征在于，在所述外延层上形成第一P型阱区和第二P型阱区，具体包括：
7.根据权利要求6所述的静电防护结构的制备方法，其特征在于，形成所述第一金属连接结构、所述第二金属连接结构和所述第三金属连接结构，具
8.一种静电防护电路，其特征在于，包括：第一可控硅整流单元、第二可控硅整流单元、第一二极管单元和第二二极管单元；
9.根据权利要求8所述的静电防护电路，其特征在于，所述第一可控硅整流单元包括第一三极管和第二三极管，所述第一三极管的发射极作为所述第一可控硅整流单元的第一端，所述第一三极管的基极作为所述第一可控硅整流单元的第二端、并连接所述第二三极管的集电极，所述第一三极管的集电极连接所述第二三极管的基极，所述第二三极管的发射极作为所述第一可控硅整流单元的第三端；
10.根据权利要求9所述的静电防护电路，其特征在于，所述第一二极管单元包括若干串联连接的第一二极管，首个第一二极管的正极作为所述第一二极管单元的第一端，每个第一二极管的负极均连接相邻第一二极管的正极，最后一个第一二极管的负极作为所述第一二极管单元的第二端；
11.一种半导体器件，其特征在于，包括权利要求1至4任一项所述的静电防护结构。
...【技术特征摘要】
1.一种静电防护结构，其特征在于，包括：
2.根据权利要求1所述的静电防护结构，其特征在于，每个所述沟槽隔离结构均贯穿所述外延层并深入所述衬底。
3.根据权利要求1所述的静电防护结构，其特征在于，还包括第一n型阱区和第二n型阱区；所述第二p型掺杂区设置在所述第一n型阱区内，所述第三p型掺杂区设置在所述第二n型阱区内。
4.根据权利要求1所述的静电防护结构，其特征在于，所述第一金属连接结构包括第一接触孔和第一金属连接线，所述第一接触孔分别设置在所述第一p型掺杂区、所述第二n型掺杂区和所述第四p型掺杂区的表面，所述第一金属连接线的第一端和所述第一接触孔电性连接；
5.一种静电防护结构的制备方法，用于制备权利要求1至4任一项所述的静电防护结构，其特征在于，该方法包括：
6.根据权利要求5所述的静电防护结构的制备方法，其特征在于，在所述外延层上形成第一p型阱区和第二p型阱区，具体包括：
7.根据权利要求6所述的静电防护结构的制备方法，其特征在于，形成所...
【专利技术属性】
技术研发人员：陈敏，吴中瑞，欧新华，袁琼，戴维，
申请(专利权)人：上海芯导电子科技股份有限公司，
类型：发明
国别省市：
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