存储器阵列及存储器的操作方法技术

一种存储器阵列，包括存储单元及全域位线。存储单元具有源极掺杂区及漏极掺杂区，且全域位线由选择晶体管耦合至源极掺杂区及漏极掺杂区。选择晶体管的连接关系被设计为：分别耦接至待读取的存储单元的源极及漏极的两条全域位线，各自的负载电容不会随着待读取的存储单元而变化。

【技术实现步骤摘要】

本专利技术是有关于一种集成电路的构造及其操作方法，且特别是有关于一种适用于虚拟接地(Virtual-ground)存储器阵列的存储器阵列结构，以及一种存储器的操作方法。
技术介绍
对于非挥发性存储器(non-volatile memory, NVM)而言，虚拟接地阵列结构由于 组件隔离结构的移除，而可用以节省阵列面积。然而，若源极侧感测用于读取中，虚拟接地 阵列会具有一些缺点。图1所绘示为已知技术中的一种虚拟接地NVM阵列。举例来说，当存储单元Xl 的左侧被选定进行读取，字符线WLn被施加偏压介于两种储存状态的阈值电压之间，选择 线SEL2设成高电压以使得漏极电压Vd从全域位线GBLO传出，且SELl设成高电压以传出 源极侧充电电压(source-side charging voltage)，源极侧充电电压用以判断存储单元电 流110。全域位线GBLl依据存储单元电流的强度从接地被充电为某种程度的电压(Vs)，且 GBLl在约50-200mV时完成感测。然而，当存储单元X2-X5皆在低-Vt状态，其通道由WLn上的电压被全部开启，以 致于形成电流路径120，通过耦接至SEL2及全域位线GBL2的选择晶体管对GBL2进行充电。 当位于存储单元X2-X5下方的四个存储单元的通道被开启时，形成电流路径130。GBL2上 的充电诱导电压(charging-induced voltage)耦接至邻近的GBLl，以致于GBLl的负载电 容产生改变。因此，容易发生错误读取行为，尤其是当应用于感测裕度(sensing window) 较窄的多阶存储单元(multi-level cell, MLC)中时。可由设定更多条选择线及增加可能被充电的全域位线与用于读取的两条全域位 线之间的距离，以降低负载电容的变化。图2所绘示为已知技术中的一种虚拟接地NVM阵 列。举例来说，当待读取的存储单元Xl的左侧为待读取时，且全域位线GBL1、GBL2被施加 偏压，形成存储单元电流210，且可形成两充电电流220、230。可能被充电的最接近全域位 线为GBL5，GBL5与GBL2距离相当远，且在充电时不会影响后者。然而，对于上述存储器阵列而言，GBL负载电容仍然具有相当多的变化。举例来说， 如下表1所示，当X的左侧为待读取时，GBLl为源极侧，而GBL2为漏极侧，且邻近于GBLl 的GBLO为浮置。当X3的左侧为待读取时，GBL3为源极侧，GBLO为漏极侧，而邻近于GBL3 的GBL4为浮置，且GBLl及GBL2为浮置。故，当不同的存储单元为待读取时，源极_侧与漏 极-侧GBL负载电容会被改变。因此，仍然容易发生错误读取行为，尤其是当应用于感测裕 度较窄的多阶存储单元中时。表 1<table>table see original document page 6</column></row><table>a :F =浮置
技术实现思路
有鉴于此，本专利技术提供一种存储器阵列，其可为虚拟接地存储器阵列，且当不同的 存储单元为待读取时，可以防止改变全域位线的负载电容。本专利技术也提供一种存储器的操作方法，其适用于本专利技术的存储器阵列。本专利技术提出一种存储器阵列，包括多个存储单元、多条字符线、多条局部位线 (local bit lines)及多条全域位线(global bit line, GBL)。存储单元具有作为多个源 极与多个漏极的掺杂区。各条字符线耦接至存储单元的一列中的多个栅极电极。各条局部 位线耦接至掺杂区中的一行。全域位线由多个选择晶体管耦接至局部位线。选择晶体管的 连接关系被设计为待读取的任意存储单元的源极及漏极分别耦接至两条相邻全域位线， 且在存储单元的读取中，可能被充电的一条最接近全域位线由至少一条其它全域位线与上 述两条相邻全域位线分隔。由具有耦接至任意连续四条或四条以上全域位线的选择晶体管，且选择晶体管各 自耦接至不同的选择线，可达成后面关于可能被充电的最接近全域位线的限制条件。依照本专利技术的一实施例所述，在上述的存储器阵列中，选择晶体管由多条选择线 所控制。在全域位线中，第一全域位线耦接至由第一选择线所控制的第一选择晶体管；第二 全域位线邻近于第一全域位线，且耦接至由第二选择线所控制的第二选择晶体管；第三全 域位线由至少一条其它全域位线与第二全域位线分隔，且耦接至由第一选择线所控制的第 三选择晶体管。依照本专利技术的一实施例所述，在上述的存储器阵列中，第四全域位线邻近于第三 全域位线，且耦接至由第二选择线所控制的第四选择晶体管。本专利技术提出一种存储器的操作方法，其应用于包括多个存储单元、多条字符线、多 条局部位线、多条全域位线及多个选择晶体管的存储器中。各个存储单元具有栅极电极、源 极掺杂区及漏极掺杂区。各条字符线耦接至存储单元的一列中的多个栅极电极。各条局部 位线耦接至源极掺杂区与漏极掺杂区中的一行。选择晶体管被设计成将全域位线连接至局 部位线。施加读取电压至耦接至待读取的选定存储单元的栅极电极的字符线。由第一全域 位线、第一选择晶体管及第一局部位线，施加漏极电压至选定存储单元的漏极，其中第一选 择晶体管耦接至第一全域位线与第一局部位线之间，且第一局部位线耦接至漏极。由第二 全域位线、第二选择晶体管及第二局部位线，施加源极电压至选定存储单元的源极，其中第 二全域位线邻近于第一全域位线，而第二选择晶体管耦接至第二全域位线与第二局部位线 之间，且第二局部位线耦接至源极。开启第三选择晶体管，第三选择晶体管耦接至第三全域 位线，且第三全域位线由至少一条其它全域位线与第一全域位线及第二全域位线分隔。感测选定存储单元的存储单元电流，以决定选定存储单元的储存状态。须特别注意的是，前述 四个步骤并不需要依照上述顺序进行。在本专利技术的上述存储器阵列中，由于待读取的任意存储单元的源极与漏极分别耦 接至两条相邻全域位线，具有源极电压的全域位线一直位于具有漏极电压的全域位线与浮 置的非选定全域位线之间，且具有漏极电压的全域位线一直位于具有源极电压的全域位 线与另一条浮置的非选定全域位线之间。此外，与以下的排列方式结合在存储单元的读 取中，可能被充电的最接近全域位线由至少一条其它全域位线与上述两条相邻全域位线分 隔。如此一来，当不同的存储单元为待读取时，不会改变全域位线的负载电容，因此能避免 错误读取行为。附图说明为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详 细说明如下，其中图1及图2所绘示为已知技术中的虚拟接地NVM阵列的示意图。图3所绘示为依照本专利技术的一实施例的虚拟接地NVM阵列的示意图。图4所绘示为依照本专利技术的一实施例的存储器的操作方法的流程图。具体实施例方式在依照此实施例的虚拟接地NVM阵列中，有两个达到不会改变的GBL负载电容的 特征。第一个特征是，待读取的任意存储单元的源极与漏极分别耦接至两条相邻全域位线。 第二个特征是，在存储单元的读取中，可能被充电的最接近全域位线由至少一条其它全域 位线与上述两条相邻全域位线分隔。第二个特征可由具有耦接至两条相邻全域位线的选择晶体管来达成，耦接至邻近 于两条相邻全域位线的一者的全域位线的这些选择晶体管，以及耦接至邻近于两条相邻全 域位线本文档来自技高网...

【技术保护点】
一种存储器阵列，包括：多个存储单元，具有作为多个源极与多个漏极的多个掺杂区；多条字符线，各该字符线耦接至所述存储单元的一列中的多个栅极电极；多条局部位线，各该局部位线耦接至所述掺杂区中的一行；以及多条全域位线，由多个选择晶体管耦接至所述局部位线，其中所述选择晶体管的连接关系被设计为：待读取的任意存储单元的该源极及该漏极分别耦接至两条相邻全域位线，且在该存储单元的读取中可能被充电的一最接近全域位线由至少一条其它全域位线与该两条相邻全域位线分隔。

【技术特征摘要】
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【专利技术属性】
技术研发人员：江志和，陈重光，陈汉松，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]