【技术实现步骤摘要】
本专利技术涉及模拟电路，尤其涉及一种用于sd adc的并行非完全建立cls开关电容积分器。
技术介绍
1、开关电容电路由于其结构简单且可靠，而被广泛应用于实现∑δadc结构中。各类开关电容电路都需要尽可能减小内部运放因有限增益所带来的不利影响。然而，在先进工艺节点下，想要实现具有高增益的运放愈发成为一个挑战。为适应先进工艺，各类全新的运放结构被提出，以实现较高的增益。但这些新结构易受外部环境因素的影响，不利于稳定工作。
技术实现思路
1、本专利技术通过提供一种用于sd adc的并行非完全建立cls开关电容积分器，解决了现有技术中在先进技术节点中的运放电路结构难以稳定提供高增益的问题，实现了利用并行非完全建立型cls开关电容积分电路，有效补偿因运放有限增益所产生的误差。
2、本专利技术提供了一种用于sd adc的并行非完全建立cls开关电容积分器，该电路包括：开关电容网络电路、运算放大器电路、并行cls网络电路和时钟控制电路；
3、所述开关电容网络电路，用于通过所述时钟控制电路输出的时钟对所述开关电容网络电路中的开关进行通断控制，进而对输入信号进行采样和积分，得到第一积分结果；
4、所述并行cls网络电路，用于通过所述时钟控制电路输出的时钟控制所述并行cls网络电路中的开关进行通断控制，使得所述并行cls网络电路中的电容反转，对所述第一积分结果的误差进行抑制，得到抑制结果；
5、所述运算放大器电路，用于在所述开关电容网络电路进行积分时，
6、所述时钟控制电路，用于产生控制所述开关电容网络电路和所述并行cls网络电路的多个时钟。
7、在一种可能的实现方式中，所述开关电容网络电路，具体用于：
8、时钟信号s2和时钟信号s2对应的延迟时钟信号s2d均为高电平时，所述开关电容网络电路中的第一组开关闭合，cls开关电容积分器对输入信号进行采样，得到采样信号；其中，所述开关电容网络电路包括第一组开关和第二组开关；
9、时钟信号s1和时钟信号s1对应的延迟时钟信号s1d均为高电平时，电容网络电路中的第二组开关闭合，cls开关电容积分器对所述采样信号进行积分，得到第一积分结果；其中，时钟信号s2、时钟信号s2对应的延迟时钟信号s2d、时钟信号s1和时钟信号s1对应的延迟时钟信号s1d为所述时钟控制电路产生的第一组时钟信号。
10、在一种可能的实现方式中，所述开关电容网络电路，包括：栅压自举开关k1、栅压自举开关k2、cmos开关k3、cmos开关k4、cmos开关k5、cmos开关k6、cmos开关k7、cmos开关k8、采样电容c1、采样电容c2、积分电容c3和积分电容c4；
11、所述栅压自举开关k1的第一端连接所述输入信号的反相端，第二端连接所述采样电容c1的第一端和所述cmos开关k3的第二端；
12、所述cmos开关k3的第一端连接共模电压；
13、所述采样电容c1的第二端连接所述cmos开关k7的第一端和所述cmos开关k5的第二端；
14、所述cmos开关k5的第一端连接共模电压；
15、所述cmos开关k7的第二端连接所述运算放大器电路的第一输入端和所述积分电容c3的第一端；
16、所述积分电容c3的第二端连接所述并行cls网络电路的第一输出端；
17、所述栅压自举开关k2的第一端连接所述输入信号的同相端，第二端连接所述采样电容c2的第一端和所述cmos开关k4的第二端；
18、所述cmos开关k4的第一端连接共模电压；
19、所述采样电容c2的第二端连接所述cmos开关k8的第一端和所述cmos开关k5的第二端；
20、所述cmos开关k6的第一端连接共模电压；
21、所述cmos开关k8的第二端连接所述运算放大器电路的第二输入端和所述积分电容c4的第一端；
22、所述积分电容c4的第二端连接所述并行cls网络电路的第二输出端。
23、在一种可能的实现方式中，所述栅压自举开关k1和所述栅压自举开关k2的控制信号均为延迟时钟信号s2d；
24、所述cmos开关k3和所述cmos开关k4的控制信号均为延迟时钟信号s1d；
25、所述cmos开关k5和所述cmos开关k6的控制信号均为时钟信号s2；
26、所述cmos开关k7和所述cmos开关k8的控制信号均为时钟信号s1。
27、在一种可能的实现方式中，所述并行cls网络电路，包括：第三组开关、第四组开关、第五组开关、第六组开关；
28、所述并行cls网络电路，具体用于：
29、当时钟信号ф11为高电平时，所述并行cls网络电路的所述第三组开关闭合，所述并行cls网络电路的第二组电容作为所述并行cls网络电路的运算放大器电路的负载；
30、当时钟信号ф12为高电平时，所述并行cls网络电路的所述第四组开关闭合，所述并行cls网络电路的第二组电容跨接在所述运算放大器电路的输出端与积分器的输出端之间；
31、当时钟信号ф22为高电平时，所述并行cls网络电路的所述第五组开关闭合，所述并行cls网络电路的第一组电容跨接在所述运算放大器电路的输出端与积分器的输出端之间；
32、当时钟信号ф21为高电平时，所述并行cls网络电路的所述第六组开关闭合，所述并行cls网络电路的第一组电容作为所述并行非完全建立cls开关电容积分器的负载；
33、当时钟信号ф21和ф22均为低电平时，所述并行cls网络电路的所述第五组开关和所述第六组开关断开，所述并行cls网络电路的第一组电容的第一端连接所述并行非完全建立cls开关电容积分器的输出端，第二端悬空。
34、在一种可能的实现方式中，所述并行cls网络电路，包括：电容c5、电容c6、电容c7、电容c8、cmos开关k9、cmos开关k10、cmos开关k11、cmos开关k12、cmos开关k13、cmos开关k14、cmos开关k15、cmos开关k16、cmos开关k17和cmos开关k18；
35、所述cmos开关k11的第一端连接所述运算放大器电路的第一输出端，第二端连接所述cmos开关k9的第二端和所述电容c5的第一端；
36、所述cmos开关k9的第一端连接共模电压；
37、所述电容c5的第二端连接所述开关电容网络电路和并行非完全建立cls开关电容积分器的输出端；
38、所述cmos开关k17的第一端连接所述运算放大器电路的第一输出端，第二端连接所述电容c7的第二端；
39、所述电容c7的第一本文档来自技高网...
【技术保护点】
1.一种用于SD ADC的并行非完全建立CLS开关电容积分器，其特征在于，包括：开关电容网络电路、运算放大器电路、并行CLS网络电路和时钟控制电路；
2.根据权利要求1所述的用于SD ADC的并行非完全建立CLS开关电容积分器，其特征在于，所述开关电容网络电路，具体用于：
3.根据权利要求1所述的用于SD ADC的并行非完全建立CLS开关电容积分器，其特征在于，所述开关电容网络电路，包括：栅压自举开关K1、栅压自举开关K2、CMOS开关K3、CMOS开关K4、CMOS开关K5、CMOS开关K6、CMOS开关K7、CMOS开关K8、采样电容C1、采样电容C2、积分电容C3和积分电容C4；
4.根据权利要求3所述的用于SD ADC的并行非完全建立CLS开关电容积分器，其特征在于，所述栅压自举开关K1和所述栅压自举开关K2的控制信号均为延迟时钟信号S2D；
5.根据权利要求1所述的用于SD ADC的并行非完全建立CLS开关电容积分器，其特征在于，所述并行CLS网络电路，包括：第三组开关、第四组开关、第五组开关、第六组开关；
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7.根据权利要求6所述的用于SD ADC的并行非完全建立CLS开关电容积分器，其特征在于，所述CMOS开关K9和所述CMOS开关K10的控制信号均为时钟信号Ф21；
8.根据权利要求1所述的用于SD ADC的并行非完全建立CLS开关电容积分器，其特征在于，所述时钟控制电路，包括：缓冲器、组合逻辑电路、分频器、两相非交叠时钟模块；
...【技术特征摘要】
1.一种用于sd adc的并行非完全建立cls开关电容积分器，其特征在于，包括：开关电容网络电路、运算放大器电路、并行cls网络电路和时钟控制电路；
2.根据权利要求1所述的用于sd adc的并行非完全建立cls开关电容积分器，其特征在于，所述开关电容网络电路，具体用于：
3.根据权利要求1所述的用于sd adc的并行非完全建立cls开关电容积分器，其特征在于，所述开关电容网络电路，包括：栅压自举开关k1、栅压自举开关k2、cmos开关k3、cmos开关k4、cmos开关k5、cmos开关k6、cmos开关k7、cmos开关k8、采样电容c1、采样电容c2、积分电容c3和积分电容c4；
4.根据权利要求3所述的用于sd adc的并行非完全建立cls开关电容积分器，其特征在于，所述栅压自举开关k1和所述栅压自举开关k2的控制信号均为延迟时钟信号s2d；
5.根据权利要求1所述的用于sd adc的并...
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