【技术实现步骤摘要】
本公开总体上涉及电荷泵调节器以及包含这种调节器的集成电路。
技术介绍
1、电荷泵调节器，特别是低功率调节器，被用于供应其消耗可以例如从大约100纳安培改变为几十毫安的电荷。
2、在低消耗应用中，优选的调节器是smps(开关模式电源)，或者是用于限制其伺服回路的静态电流(消耗)的电荷泵调节器。然而，smps利用额外的外部连接和组件。
技术实现思路
1、期望对电荷调节器以及包含这些调节器的集成电路的改进。
2、一个实施例解决了已知系统的缺点中的一些或所有缺点。
3、一个实施例提供了一种调节器，该调节器包括：
4、第一晶体管，第一晶体管将第一供电电压的施加节点连接到调节器的供应第一调节电压的输出节点；
5、反馈环路，反馈环路将控制信号供应给第一晶体管，并且包括：
6、第一电荷泵电路；
7、第一电荷泵电路的控制信号生成器；以及
8、降压(step-down)电路，降压电路在控制信号生成器与电荷泵电路之间。
9、在一个实施例中，控制信号生成器包括时钟信号生成器，时钟信号生成器耦合输出节点和降压电路。
10、在一个实施例中，降压电路包括供电节点，供电节点被配置为接收比第一供电电压低的电压。
11、在一个实施例中，降压电路包括缓冲器电路，缓冲器电路被配置为由时钟信号在缓冲器电路的输入处控制。
12、在一个实施例中，所述缓冲器电路包括第一反相器级，其中pm
13、在一个实施例中，所述缓冲器电路包括第二反相器级，其中pmos晶体管与nmos晶体管串联，它们的相应的控制节点被连接到第一级的所述中点。
14、在一个实施例中，第二级的所述pmos晶体管和所述nmos晶体管的中点被耦合到电荷泵电路。
15、在一个实施例中，第一级和/或第二级的pmos晶体管的传导节点被耦合到降压电路的所述供电节点。
16、在一个实施例中，输出节点被耦合到降压电路的所述供电节点。
17、在一个实施例中，降压电路包括第二晶体管和第三晶体管，每个晶体管具有被连接到降压电路供电节点的传导节点以及被耦合到第一供电电压的施加节点的另一传导节点。
18、在一个实施例中，第二晶体管的控制节点被配置为接收第一晶体管的控制信号。
19、在一个实施例中，第三晶体管的控制节点被耦合到具有比第一供电电压低的参考电压的施加节点。
20、在一个实施例中，反馈环路包括比较器电路，比较器电路被配置为将第一电压与第一参考电压进行比较；
21、第一电荷泵电路根据所述比较被启用或禁用。
22、在一个实施例中，调节器包含第二电荷泵电路，第二电荷泵电路被配置为当第一电荷泵电路被禁用时，将控制信号供应给第一晶体管。
23、在一个实施例中，调节器包括：
24、-第二比较器电路，第二比较器电路被配置为将第一电压与比第一参考电压低的另一参考电压进行比较；以及
25、-第二控制信号生成器；
26、第二电荷泵电路由第二控制信号生成器根据第一电压与比第一参考电压低的另一参考电压之间的比较来控制。
27、一个实施例提供了一种包括上述调节器的集成电路。
本文档来自技高网...【技术保护点】
1.一种调节器，包括：
2.根据权利要求1所述的调节器，其中所述第一控制信号生成器包括时钟信号生成器，所述时钟信号生成器被耦合在所述输出节点与所述降压电路之间。
3.根据权利要求2所述的调节器，其中所述降压电路包括供电节点，所述供电节点被配置为接收比所述第一供电电压低的电压。
4.根据权利要求3所述的调节器，其中所述降压电路包括缓冲器电路，所述缓冲器电路被配置为由时钟信号控制，所述时钟信号由所述时钟信号生成器生成。
5.根据权利要求4所述的调节器，其中所述缓冲器电路包括第一反相器级，所述第一反相器级包括第一PMOS晶体管，所述第一PMOS晶体管与第一NMOS晶体管串联，所述第一PMOS晶体管的控制节点和所述第一NMOS晶体管的控制节点被配置为由所述时钟信号控制，并且
6.根据权利要求5所述的调节器，其中所述缓冲器电路包括第二反相器级，所述第二反相器级包括第二PMOS晶体管，所述第二PMOS晶体管与第二NMOS晶体管串联，所述第二PMOS晶体管的控制节点和所述第二NMOS晶体管的控制节点被耦合到所述第一反相器级的所述第一P
7.根据权利要求6所述的调节器，其中所述第二反相器级的所述第二PMOS晶体管与所述第二NMOS晶体管之间的节点被耦合到所述第一电荷泵电路。
8.根据权利要求7所述的调节器，其中所述第一PMOS晶体管的传导节点或者所述第二PMOS晶体管的传导节点被耦合到所述降压电路的所述供电节点。
9.根据权利要求3所述的调节器，其中所述输出节点被耦合到所述降压电路的所述供电节点。
10.根据权利要求3所述的调节器，其中所述降压电路包括第二晶体管和第三晶体管，所述第二晶体管和所述第三晶体管中的每一者具有第一传导节点和第二传导节点，所述第一传导节点被耦合到所述降压电路的所述供电节点，所述第二传导节点被耦合到所述第一供电电压的所述施加节点。
11.根据权利要求10所述的调节器，其中所述第二晶体管的控制节点被配置为接收所述控制信号。
12.根据权利要求10所述的调节器，其中所述第三晶体管的控制节点被耦合到参考电压的施加节点，所述参考电压比所述第一供电电压低。
13.根据权利要求1所述的调节器，其中所述反馈环路包括比较器电路，所述比较器电路被配置为将所述第一调节电压与第一参考电压进行比较，并且
14.根据权利要求1所述的调节器，还包括：
15.根据权利要求14所述的调节器，其中所述反馈环路包括第一比较器电路，所述第一比较器电路被配置为将所述第一调节电压与第一参考电压进行比较，
16.一种集成电路，包括：
17.根据权利要求16所述的集成电路，其中所述第一控制信号生成器包括时钟信号生成器，所述时钟信号生成器被耦合在所述输出节点与所述降压电路之间。
18.一种设备，包括：
19.根据权利要求18所述的设备，其中所述降压电路包括缓冲器电路，所述缓冲器电路被配置为使用所述时钟信号生成所述反相信号。
20.根据权利要求19所述的设备，其中所述降压电路包括第二晶体管和第三晶体管，所述第二晶体管和所述第三晶体管被并联耦合并且被耦合到所述缓冲器电路，所述第二晶体管和所述第三晶体管被配置为接收所述供电电压信号。
...【技术特征摘要】
1.一种调节器，包括：
2.根据权利要求1所述的调节器，其中所述第一控制信号生成器包括时钟信号生成器，所述时钟信号生成器被耦合在所述输出节点与所述降压电路之间。
3.根据权利要求2所述的调节器，其中所述降压电路包括供电节点，所述供电节点被配置为接收比所述第一供电电压低的电压。
4.根据权利要求3所述的调节器，其中所述降压电路包括缓冲器电路，所述缓冲器电路被配置为由时钟信号控制，所述时钟信号由所述时钟信号生成器生成。
5.根据权利要求4所述的调节器，其中所述缓冲器电路包括第一反相器级，所述第一反相器级包括第一pmos晶体管，所述第一pmos晶体管与第一nmos晶体管串联，所述第一pmos晶体管的控制节点和所述第一nmos晶体管的控制节点被配置为由所述时钟信号控制，并且
6.根据权利要求5所述的调节器，其中所述缓冲器电路包括第二反相器级，所述第二反相器级包括第二pmos晶体管，所述第二pmos晶体管与第二nmos晶体管串联，所述第二pmos晶体管的控制节点和所述第二nmos晶体管的控制节点被耦合到所述第一反相器级的所述第一pmos晶体管与所述第一nmos晶体管之间的所述节点。
7.根据权利要求6所述的调节器，其中所述第二反相器级的所述第二pmos晶体管与所述第二nmos晶体管之间的节点被耦合到所述第一电荷泵电路。
8.根据权利要求7所述的调节器，其中所述第一pmos晶体管的传导节点或者所述第二pmos晶体管的传导节点被耦合到所述降压电路的所述供电节点。
9.根据权利要求3所述的调节器，其中所述输出节点被耦合到所述降压电路的所述供电节点。
【专利技术属性】
技术研发人员：A·梅耶鲁克斯，B·加亚尔，L·加西亚，
申请(专利权)人：意法半导体国际公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。