【技术实现步骤摘要】
本专利技术涉及一种半导体，特别地涉及一种半导体器件。
技术介绍
1、iii族氮化物半导体是一种重要的新型半导体材料，主要包括aln、gan、inn及这些材料的化合物如algan、ingan、alingan等。由于具有直接带隙、宽禁带、高击穿电场强度等优点，以gan为代表的iii族氮化物半导体在发光器件、电力电子、射频器件等领域具有广阔的应用前景。例如，基于gan的led器件已成为发射绿光和蓝光的主要电学器件，在照明、背光、显示屏等领域获得了巨大应用。
2、iii族氮化物半导体的另一个重要器件类型是高电子迁移率晶体管(hemt)，在功率半导体领域有巨大前景。由于自发极化和压电极化效应的存在，(0001)面上的gan与algan界面处有很强的极化正电荷。这些极化正电荷的存在，会吸引并导致界面处二维电子气的生成。这些二维电子气具有很高的载流子浓度和很高的载流子迁移率，是制作高电子迁移率晶体管(hemt)的核心组成部分。
3、对于常规的hemt结构，二维电子气在源漏之间导通电流，栅电极控制器件的开关。但是由于在gan与algan总是存在2deg，所以只有在栅电极上加较大的负电压才可以关断电流。也就是说这个器件的阈值电压是负的。在栅极不加电压的情况下，器件是无法关闭的，也就是属于常开型器件。在很多应用中，这会带来很大的安全隐患。因为在栅极断路或断电等失效情况下，负载将承受很高的电压，存在严重的安全隐患。所以hemt在应用中的一个重要障碍是难于制造常关型器件。
4、本专利技术的主要目的是提出一种常关型器件
技术实现思路
1、针对现有技术中存在的技术问题，本专利技术提出了一种半导体器件，包括：p-型氮化物层；第一势垒层，其位于所述p-型氮化物层上，其中所述p-型氮化物层使得在无外加栅电压情况下所述第一势垒层与所述p-型氮化物层之间异质结形成的二维电子气2deg耗尽；沟道层；第二势垒层，其位于所述沟道层上，其中所述沟道层与所述第二势垒层之间的异质结形成二维电子气2deg；源电极；漏电极；以及栅电极，其位于所述第一势垒层上方；其中，所述第一势垒层与所述第二势垒层之间存在高度差。
2、特别的，其中所述高度差不大于100nm；或者不大于80nm，或者不大于50nm，或者不大于30nm。
3、特别的，其中所述沟道层位于所述p-型氮化物层上方，所述沟道层为非故意掺杂或者n-型掺杂。
4、特别的，其中所述第一势垒层的最低位置低于所述沟道层的最高位置。
5、特别的，其中所述p-型氮化物层下方包括氮化物外延层。
6、特别的，其中所述氮化物外延层为第三势垒层，所述氮化物外延层与所述p-型氮化物层之间的异质结形成二维空穴气2dhg。
7、特别的，其中所述氮化物外延层下方包括衬底。
8、特别的，其中所述栅电极与所述第一势垒层经自对准而对齐。
9、特别的，其中所述p-型氮化物层与所述第一势垒层之间包括第二沟道层。
10、特别的，其中所述栅电极与所述第一势垒层之间包括栅绝缘层。
11、特别的，进一步包括一个或多个绝缘分隔层，其位于所述栅电极的侧面。
12、特别的，进一步包括体电极，其与所述p-型氮化物层电连接。
13、特别的，其中所述p-型氮化物层下方包括第三势垒层，所述体电极与所述p-型氮化物层与所述第三势垒层的异质结形成的2dhg电连接。
14、本申请进一步包括一种半导体器件的制备方法，包括：形成p-型氮化物层；在所述p-型氮化物层上形成第一势垒层；在所述第一势垒层上形成牺牲层；图案化所述牺牲层；移除未被所述牺牲层覆盖的第一势垒层及部分p-型氮化物层；形成沟道层及第二势垒层；移除所述牺牲层并在所述第一势垒层上形成栅电极；以及在所述沟道层及所述第二势垒层中形成位于所述栅电极两侧的源电极和漏电极。
15、特别的，进一步包括：在衬底上形成氮化物外延层，其中所述p-型氮化物层在所述氮化物外延层上。
16、特别的，进一步包括：在第一势垒层上形成栅绝缘层。
17、特别的，进一步包括：在经图案化的牺牲层上形成第一绝缘层，所述第一绝缘层至少位于所述牺牲层的侧壁。
18、特别的，进一步包括：在形成所述沟道层及所述第二势垒层之后，形成第二绝缘层；以及平坦化第二绝缘层并曝露所述牺牲层。
19、特别的，其中所述栅电极占据所述牺牲层的位置，从而实现与所述第一势垒层之间的自对准。
20、特别的，进一步包括：形成体电极，其与所述p-型氮化物层电连接。
21、特别的，其中所述p-型氮化物层下方包括氮化物外延层，所述氮化物外延层为第三势垒层，所述体电极与所述p-型氮化物层与所述第三势垒层的异质结形成的2dhg电连接。
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1.一种半导体器件，包括：
2.根据权利要求1所述的半导体器件，其中所述高度差不大于100nm；或者不大于80nm，或者不大于50nm，或者不大于30nm。
3.根据权利要求1所述的半导体器件，其中所述沟道层位于所述P-型氮化物层上方，所述沟道层为非故意掺杂或者N-型掺杂。
4.根据权利要求1所述的半导体器件，其中所述第一势垒层的最低位置低于所述沟道层的最高位置。
5.根据权利要求1所述的半导体器件，其中所述P-型氮化物层下方包括氮化物外延层。
6.根据权利要求6所述的半导体器件，其中所述氮化物外延层为第三势垒层，所述氮化物外延层与所述P-型氮化物层之间的异质结形成二维空穴气2DHG。
7.根据权利要求6所述的半导体器件，其中所述氮化物外延层下方包括衬底。
8.根据权利要求1所述的半导体器件，其中所述栅电极与所述第一势垒层经自对准而对齐。
9.根据权利要求1所述的半导体器件，其中所述P-型氮化物层与所述第一势垒层之间包括第二沟道层。
10.根据权利要求1所述的半导体器件，其
11.根据权利要求1所述的半导体器件，进一步包括一个或多个绝缘分隔层，其位于所述栅电极的侧面。
12.根据权利要求1所述的半导体器件，进一步包括体电极，其与所述P-型氮化物层电连接。
13.根据权利要求12所述的半导体器件，其中所述P-型氮化物层下方包括第三势垒层，所述体电极与所述P-型氮化物层与所述第三势垒层的异质结形成的2DHG电连接。
14.一种半导体器件的制备方法，包括：
15.根据权利要求14所述的方法，进一步包括：在衬底上形成氮化物外延层，其中所述P-型氮化物层在所述氮化物外延层上。
16.根据权利要求14所述的方法，进一步包括：在第一势垒层上形成栅绝缘层。
17.根据权利要求14所述的方法，进一步包括：在经图案化的牺牲层上形成第一绝缘分隔层，所述第一绝缘分隔层至少位于所述牺牲层的侧壁。
18.根据权利要求14所述的方法，进一步包括：在形成所述沟道层及所述第二势垒层之后，形成第二绝缘分隔层；以及平坦化第二绝缘分隔层并曝露所述牺牲层。
19.根据权利要求14所述的方法，其中所述栅电极占据所述牺牲层的位置，从而实现与所述第一势垒层之间的自对准。
20.根据权利要求14所述的方法，进一步包括：形成体电极，其与所述P-型氮化物层电连接。
21.根据权利要求20所述的方法，其中所述P-型氮化物层下方包括氮化物外延层，所述氮化物外延层为第三势垒层，所述体电极与所述P-型氮化物层与所述第三势垒层的异质结形成的2DHG电连接。
...【技术特征摘要】
1.一种半导体器件，包括：
2.根据权利要求1所述的半导体器件，其中所述高度差不大于100nm；或者不大于80nm，或者不大于50nm，或者不大于30nm。
3.根据权利要求1所述的半导体器件，其中所述沟道层位于所述p-型氮化物层上方，所述沟道层为非故意掺杂或者n-型掺杂。
4.根据权利要求1所述的半导体器件，其中所述第一势垒层的最低位置低于所述沟道层的最高位置。
5.根据权利要求1所述的半导体器件，其中所述p-型氮化物层下方包括氮化物外延层。
6.根据权利要求6所述的半导体器件，其中所述氮化物外延层为第三势垒层，所述氮化物外延层与所述p-型氮化物层之间的异质结形成二维空穴气2dhg。
7.根据权利要求6所述的半导体器件，其中所述氮化物外延层下方包括衬底。
8.根据权利要求1所述的半导体器件，其中所述栅电极与所述第一势垒层经自对准而对齐。
9.根据权利要求1所述的半导体器件，其中所述p-型氮化物层与所述第一势垒层之间包括第二沟道层。
10.根据权利要求1所述的半导体器件，其中所述栅电极与所述第一势垒层之间包括栅绝缘层。
11.根据权利要求1所述的半导体器件，进一步包括一个或多个绝缘分隔层，其位于所述栅电极的侧面。
12.根据权利要求1所述的半导体器件，进一步包...
【专利技术属性】
技术研发人员：黎子兰，张树昕，王乐知，
申请(专利权)人：广东致能科技有限公司，
类型：发明
国别省市：
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