并行输入串行输出的转换电路制造技术

一种并行输入串行输出的转换电路，包括有多个切换单元以及提供工作电压的电压输出单元，其中每一个切换单元在工作时接收频率相同的第一时钟信号与第二时钟信号；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量，多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根据所述相位差依序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量的时间窗口内接收对应的一个数据位。相对现有技术，本技术方案利用单一系统时钟频率即可实现并行输入串行输出，降低系统复杂度及其功率消耗。

【技术实现步骤摘要】

本专利技术涉及一种并行输入串行输出的转换电路。
技术介绍
为了经过串行接口传输并行数据，并行输入串行输出转换电路必不可少。图l为 常规并行输入串行输出转换电路结构的电路图。如图l所示，常规并行输入串行输出转换 电路包括数据转换电路IO和锁相环电路12。锁相环电路12乘上要被乘的输入源时钟的频 率，因此产生用于数据转换的倍乘时钟。数据转换电路10与并行时钟(并行传输时钟)同 步地接收并行数据，响应由锁相环电路12提供的倍乘时钟将输入并行数据转换成串行数 据，并且与串行时钟(串行传输时钟)同步地输出串行数据。在常规的并行输入串行输出 转换电路中，即使当要传输的并行数据没有输入时，锁相环电路也保持工作。换句话说，即 使当提供的将倍乘的源时钟被中止时，锁相环电路也在按自由振荡频率保持振荡。因此，即 使当要传输的并行数据不再输入时，锁相环电路也在消耗大约几百微安的电流。 专利号为6， 771， 194的美国专利文件公开了一种"并行输入串行输出的转换装置 及其方法"，其提供了一种并行输入串行输出的转换装置，如图2所示，包括有多个电流源 10、12、14、16，多个选择装置18、20、22、24，电流导引装置26，以及电压输出装置28。其中， 电流源10、 12、 14、 16与选择装置18、20、22、24的数量是对应于并行数据中被转换为串行数 据的数据位数。上述专利文件中，每一次只允许并行数据中的一位数据位被执行转换，故通 过各个选择装置18、20、22、24上的时钟信号d^、ck2、ck3及ck4鉴别出哪一个选择装置18、 20、22、24处于工作状态(执行数据位的转换)，假设选择装置18处于工作状态，则提供第 一电流I。至选择装置18及其对应的电流源10，而对其他选择装置20、20及22，则不提供电 流。另外，提供第二电流(n-l)W。至电流导引装置26并由其将第二电流(n-l)W。进行分流 后分别导引至选择装置20、20及22。这样，就使得所有的多个尾电流只使用WI。的电流，大 大减少了电流消耗。但，上述专利文件中，与选择装置对应的时钟信号的频率为最高频率， 即若所述并行数据的时钟频率为f。，数据位数为n，则与选择装置对应的时钟信号的频率为 f = Wf。，假设并行数据的时钟频率为lOOMHz，数据位数为IO，则与选择装置对应的时钟信 号的频率为100MHz*10 = lGHz。要得到如此高的频率，难度较大，对系统的要求较高，需要 增加频率倍乘的器件，增加了系统的复杂度。另外，相对上述专利技术在低频环境下，因信 号切换时，可以使得系统能在部分时间内电流损耗较低，从而获得降低功耗的效果，然而在 高频环境下工作时，由于信号切换频繁，系统在电流较低下工作的时间极短，该部分可以忽 略并将系统看作基本一直处于工作中，如此，降低功耗的效果并不明显。 另外，专利号为6， 741， 193的美国专利文件公开了一种"具有在多时钟频率触发 锁存的并行输入串行输出电路"，其主要是通过分频的方式，在本实施例中是将400MHz分频 为50MHz、100MHz、200MHz及400MHz，并结合在不同频率下工作的多组触发锁存，可将并行 数据中的数据位转换为对应的串行数据。在上述专利文件中，需要将最高频率进行分频，并 提供在不同的分频下工作的触发锁存，若数据位越多，分频的次数也越多，所需的触发锁存器件也响应增多。易增加系统的复杂度，且不能确保能获取准确的分频，以及在分频时增加 功率消耗。
技术实现思路
本专利技术提供一种并行输入串行输出的转换电路，降低时钟频率，降低系统的复杂 度及其功率损耗。 本专利技术提供一种并行输入串行输出的转换电路，包括多个切换单元，其中每一个切换单元在工作时接收第一时钟信号与第二时钟信号，所述第一、第二时钟信号的频率相同；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量，多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根据所述相位差依序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量的时间窗口内接收对应的一个数据位；电压输出单元，用于为所述多个切换单元提供工作电压。 可选地，所述转换电路进一步包括与所述多个切换单元分别连接的共用电流源。 可选地，所述切换单元包括电流型逻辑电路。 可选地，所述电流型逻辑电路包括包括第一晶体管、第二晶体管及第三晶体管的 第一串联晶体管组，其中，第一晶体管的控制端用于接收第一时钟信号，第二晶体管的控制 端用于接收第二时钟信号，第三晶体管的控制端用于接收并行数据的其中一个数据位；包 括第四晶体管、第五晶体管及第六晶体管的第二串联晶体管组，其中，第四晶体管的控制端 用于接收第一时钟信号，第五晶体管的控制端用于接收第二时钟信号，第六晶体管的控制 端用于接收并行数据的其中一个数据位的逻辑补值；第一上拉器件，连接于所述电压输出 单元与第一晶体管之间；第二上拉器件，连接于所述电压输出单元与第四晶体管之间；其 中，第三晶体管与第六晶体管连接到公共接合点；第一上拉器件与第一晶体管的接合点为 第二输出端；第二上拉器件与第四晶体管的接合点为第一输出端，所述第一输出端的输出 信号与第二输出端的输出信号是互为逻辑补值。 可选地，所述电流型逻辑电路中的第一、第二、第三、第四、第五、第六晶体管为场 效应管，所述控制端为场效应管的栅极。 可选地，所述多个切换单元中相邻二切换单元中的二个第一时钟信号之间或二个 第二时钟信号之间的相位差为=;，其中，At为所述相位差，T为所述并行数据中系统时钟的周期，N为所述并行数据中的数据位数。 可选地，所述相移量为^="^ = (% + 1)*^，其中，Ps为所述相移量，b为相邻时钟信号的次序差量，T为所述并行数据中系统时钟的周期，N为所述并行数据中的数 据位数。 可选地，所述时间窗口为A7;=;，其中，A Tw为所述时间窗口 ， T为所述并行数据 中系统时钟的周期，N为所述并行数据中的数据位数。 上述技术方案是提供与并行数据中多个数据位对应的多个切换单元，并提供第 一、第二时钟信号至每一个切换单元，所述第一、第二时钟信号的频率相同，二者之间存在有一个相移量，而多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差，据此在一个时钟周期内使得并行数据中的所有数据能转换为串行数据。与现有技术相比，上述技术方案中的第一、第二时钟信号的频率与并行传输系统的时钟频率相同，即实际上采用的是单一的系统时钟频率，无需进行频率的倍乘处理使得时钟信号频率为系统时钟的频率与并行数据中的数据位数相乘的最高频率或者通过分频方式采用多种数值的时钟频率，减少了例如进行倍乘处理或者分频处理的器件，降低了系统的复杂度及其功率损耗。 另外，本技术方案中进一步提供有与所述多个切换单元分别连接的共用电流源，使得所述多个切换单元可共用一个尾电流，确保了尾电流一直处于运作的稳定状态，避免了现有技术中因每一个切换单元分别连接于对应的电流源易产生因尾电流在上升沿与下降沿处不稳定易影响数据位的量值并可能产生对数据位的误判。附图说明 图1是现有技术中一种并行输入串行输出的转换电路的电路结构图； 图2是现有技术中另一种并行输入串行输出的转换电路的电路结构图； 本文档来自技高网...

【技术保护点】
一种并行输入串行输出的转换电路，包括：多个切换单元，其中每一个切换单元在工作时接收第一时钟信号与第二时钟信号，所述第一、第二时钟信号的频率相同；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量，多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根据所述相位差依序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量的时间窗口内接收对应的一个数据位；电压输出单元，用于为所述多个切换单元提供工作电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：喻骞宇，杨家奇，邓志兵，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]