半导体集成电路制造技术

本发明专利技术提供一种半导体集成电路。根据本发明专利技术的示例性实施例的半导体集成电路包括被提供在半导体芯片中的Ｉ／Ｏ缓冲器、单层焊盘、以及多层焊盘。单层焊盘形成在Ｉ／Ｏ缓冲器的上方。多层焊盘与单层焊盘分离地形成在Ｉ／Ｏ缓冲器的上方。单层焊盘是专用于焊接的焊盘，并且多层焊盘是对其执行探针探测和焊接的焊盘。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，并且更加具体地，涉及一种具有用于引线键合的焊接焊盘的半导体集成电路。
技术介绍
在晶圆测试中，与测试器相连接的探针与每个焊盘相接触，从而执行用于确定半 导体芯片是否是有缺陷的或者无缺陷的筛选处理。半导体集成器件具有下述构造，其中半 导体芯片被安装在衬底上并且形成在该半导体芯片上的焊盘经由诸如Au线的焊线被连接 至形成在衬底上的缝合(stitch)(连接部件)。 日本未经审查的专利申请公开NO. 2004-63540 (Nakahira)公开了一种半导体器 件，该半导体器件具有形成在一个焊盘中的单金属层结构的焊盘和双金属层结构的焊盘。 图16示出由Nakahira公开的半导体器件的构造。如图16中所示，由Nakahira公开的半 导体器件具有形成在一个焊盘中的双金属层结构的焊盘(包括第一层焊盘8和第二层焊盘 1)和单金属层结构的焊盘3。 第一层焊盘8和第二层焊盘1通过多个通孔11相互连接。用于连接第二层焊盘l 和单金属层结构的焊盘3的线12由金属布线层形成。在晶圆测试中使用单金属层结构的 焊盘3，在引线键合中使用双金属层结构的焊盘。
技术实现思路
本专利技术人已经发现下述问题。在由Nakahira公开的半导体集成电路中，单金属层 结构的焊盘和双金属层结构的焊盘被形成在一个焊盘中，这导致了在用于焊接的焊盘的布 局中的自由度被限制的问题。 因此，存在对于增强在半导体集成线路中的焊盘的布局中的自由度的需求。 本专利技术的第一个示例性方面是半导体集成电路，其包括I/0缓冲器，该1/0缓冲 器被提供在半导体芯片中；单层焊盘，该单层焊盘形成在I/O缓冲器的上方；以及多层焊 盘，该多层焊盘与单层焊盘分离地形成在I/O缓冲器的上方。通过此构造，单层焊盘与多层 焊盘能够独立地布置，从而增强在用于焊接的焊盘的布局中的自由度。 根据本专利技术的示例性方面，能够提供一种半导体集成电路，该半导体集成电路能 够增强半导体集成电路中的焊盘的布局中的自由度。附图说明 结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特 征将更加明显，其中 图1是示出根据本专利技术的第一示例性实施例的半导体芯片的构造的图； 图2是示出根据第一示例性实施例的半导体集成电路的构造的图； 图3是用于解释在执行用于根据第一示例性实施例的半导体芯片的焊接和晶圆测试之后多层焊盘和单层焊盘中的每一个的状态的图； 图4是用于解释在执行用于根据第一示例性实施例的半导体芯片的焊接和晶圆 测试之后多层焊盘和单层焊盘中的每一个的另一状态的图； 图5是示出根据本专利技术的第二示例性实施例的半导体芯片的构造的图； 图6是示出图5中所示的半导体芯片的主要部分的构造的平面图； 图7是示出图5中所示的半导体芯片的主要部分的构造的截面图； 图8是示出根据本专利技术的第三示例性实施例的半导体芯片的主要部分的构造的平面图； 图9是示出图8中所示的半导体芯片的主要部分的构造的截面图； 图10是用于解释根据第三示例性实施例的半导体芯片的有利效果的图； 图11是用于解释根据第三示例性实施例的半导体芯片的另一有利效果的图； 图12是用于解释根据第三示例性实施例的半导体芯片的又一有利效果的图； 图13是示出根据本专利技术的第四示例性实施例的半导体芯片的构造的图； 图14是示出图13中所示的半导体芯片的主要部分的构造的平面图； 图15是示出图13中所示的半导体芯片的主要部分的另一构造的平面图；以及 图16是示出在日本未经审查的专利申请公开No. 2004-63540中公开的半导体器 件的构造的图。具体实施例方式在下面将会参考附图描述根据本专利技术的示例性实施例的半导体集成电路。在整个 附图中，用同样的附图标记表示同样的组件并且适当地省略其描述。为了进行说明，在附图 中放大了根据本专利技术的示例性实施例的半导体集成电路的主要部分。 将会参考图1描述根据本专利技术的第一示例性实施例的半导体集成电路的构造。图 1是示出用于在根据本示例性实施例的半导体集成电路中使用的半导体芯片100的构造的 图。半导体芯片100包括半导体衬底101、1/0缓冲器102、单层焊盘103、以及多层焊盘104。 例如，Si衬底用作半导体衬底101。 1/0缓冲器102形成在半导体衬底101上。1/ 0缓冲器102形成在半导体芯片100的外围部分。在图1中，左侧表示半导体芯片100的内 部并且右侧表示其外部。 单层焊盘103和多层焊盘104形成在I/O缓冲器102的上方。单层焊盘103的一 部分形成在I/O缓冲器102的上方，并且单层焊盘103的另一部分形成为相对于I/O缓冲 器102朝着半导体芯片100的内部凸出。多层焊盘104的一部分形成在I/O缓冲器102的 上方，并且多层焊盘104的另一部分形成为相对于I/O缓冲器102朝着半导体芯片100的 外部凸出。单层焊盘103和多层焊盘104中的每一个的整体可以形成在其中形成1/0缓冲 器102的区域中。 在本示例性实施例中，N金属层形成在半导体衬底101的上方。尽管未示出，但是 层间绝缘层形成在金属层之间。在本示例性实施例中，描述了多层焊盘104由两个金属层 形成的示例。 多层焊盘104包括第一焊盘104a，该第一焊盘104a由N个金属层当中的最上面的N层金属形成；和第二焊盘104b，该第二焊盘104b由形成在第一焊盘104a的下面的N_l层 金属形成。即，多层焊盘104的上层对应于第一焊盘104a，并且多层焊盘104的下层对应于 第二焊盘104b。形成在第一焊盘104a和第二焊盘104b之间的层间绝缘层105具有用于相 互连接第一焊盘104a和第二焊盘104b的多个焊盘通路106。 单层焊盘103由最上面的N层金属形成。单层焊盘103和是多层焊盘104的上层 的第一焊盘104a由相同的最上面的金属层形成。彼此分离地形成第一焊盘104a和单层焊 盘103。因此，彼此分离地提供单层焊盘103和多层焊盘104。 1/0缓冲器102由多个金属层当中的位于被用于单层焊盘103和多层焊盘104的 N层金属和N-1层金属的下面的金属层形成。虽然在上面已经描述了多层焊盘104由两个 金属层形成的示例，但是多层焊盘104的结构不限于此。 图2示出根据本示例性实施例的半导体集成电路的构造。如图2中所示，根据本 示例性实施例的半导体集成电路具有下述构造，其中形成在半导体芯片100中的单层焊盘 103和多层焊盘104通过诸如金线的焊线108连接至形成在引线框架107上的缝合(连接 部件)(未示出)。用成型树脂109密封并且覆盖半导体芯片100、焊线108等等。 现在参考图3和图4，描述在利用半导体芯片100执行晶圆测试和焊接之后单层焊 盘103和多层焊盘104中的每一个的状态。图3和图4是用于解释在执行晶圆测试和焊接 之后单层焊盘103和多层焊盘104中的每一个的状态的图。图3和图4示出不同的探针标 记111。 单层焊盘103是专用于焊接的焊盘，并且对单层焊盘103没有执行探针探测。因 此，如图3和图4中所示，单层焊盘103不具有在晶圆测试期间形成的探针标记(针迹)lll。 单层焊盘103通过焊点110连接至焊线108。 多层焊盘10本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：Ｉ／Ｏ缓冲器，所述Ｉ／Ｏ缓冲器被提供在半导体芯片上；单层焊盘，所述单层焊盘形成在所述Ｉ／Ｏ缓冲器的上方；以及多层焊盘，所述多层焊盘与所述单层焊盘分离地形成在所述Ｉ／Ｏ缓冲器的上方。

【技术特征摘要】
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【专利技术属性】
技术研发人员：园原英雄，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]