【技术实现步骤摘要】
本技术涉及通信高速互联，具体涉及一种基于fpga实现pcie与rapidio协议互联的系统。
技术介绍
1、rapidio技术主要面向高性能嵌入式系统的互联通信，它采用高性能lvds技术，可以在4对差分线上实现高速传输。由于在路由、交换、容错纠错、使用方便性上有较完善的考虑，可以实现基于硬件的高性能可靠数据传输，因此在嵌入式系统、移动通信、高性能数字信号处理系统中广泛应用。
2、pcie是一种高速双通道串行总线技术，用于替代旧的pci总线，其连接的系统分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量等功能。较以前的标准有许多改进，包括更高的最大系统总线吞吐量，更低的i/o引脚数量和更小的物理尺寸，更好的总线系统性能缩放、错误监测和报告机制。
3、在很多高性能数字信号处理系统中，兼有pcie互联总线和rapidio互联总线，如何在系统中实现两种协议数据的互相高速传输，是必须解决的一个问题，例如美国idt公司设计生产的tsi721专用芯片，实现基于硬件的pcie 2.0到rapidio 2的协议互联，但现有的方法存在以下两种问题：1）采用了较多的ddr3等大容量数据缓存，消耗的硬件资源较多；2）主要的传输转换工作在cpu中进行，占用过多cpu资源，并且对cpu的性能、操作系统和架构也有较高要求，使用场景非常受限。
技术实现思路
1、本技术所要解决的技术问题是：在利用fpga对cpu与rapidio高速互联时
2、针对上述技术问题，提出一种；通过以下技术方案实现的：
3、一种基于fpga实现pcie与rapidio协议互联的系统，该系统包括依次连接的rapidio交换机、fpga和cpu，rapidio交换机通过rapidio x4插槽与fpga连接，cpu通过pciex4插槽与fpga连接，fpga包括数据流控制器、bram、多个rapidio接口和多个pcie接口；
4、其中，数据流控制器与bram相连，多个rapidio接口包括rapidio枚举接口、nread接口和nwrite接口，多个pcie接口包括io低速读写接口、中断接口和memory高速读写接口；数据流控制器通过rapidio枚举接口与rapidio x4插槽相连，数据流控制器还通过并行的io低速读写接口和中断接口连接pcie x4插槽；bram通过并行的nread接口和nwrite接口连接rapidio x4插槽，bram还通过memory高速读写接口与pcie x4插槽相连。
5、本技术将主要的协议转换工作在fpga中完成，占用的cpu资源少，对cpu的规格和架构要求非常低，并且cpu采用的是pcie x4插槽，仅需支持pcie标准协议io读写，结构要求也比较简单，有效的拓宽了使用场景；此外，本技术无需使用ddr3等大容量数据缓存，仅仅使用内部bram实现缓存功能，简化了硬件架构，也有效降低了器件成本。
6、优选地，fpga中还设置有门铃触发器，门铃触发器的第一端连接bram，门铃触发器的第二端通过rapidio x4插槽连接rapidio交换机。门铃触发器可以有效的实时监控传输过程，管理传输转换过程中各资源的使用。
7、优选地，数据流控制器包括数据处理模块、中断控制模块、数据收发状态模块和rapidio路由表模块；中断控制模块安装有单向控制信道，并利用单向控制信道并行连接数据处理模块、数据收发状态模块和rapidio路由表模块。数据流控制器是fpga进行传输转换时所用的主要处理器，利用中断控制模块能够有效的控制传输状态，特别是在传输出现错误时，及时中断对应的传输，保证传输的准确性和有效性。
8、优选地，io低速读写接口通过第一双向传输信道并行连接数据处理模块、数据收发状态模块和rapidio路由表模块；中断接口通过第二双向传输信道并行连接数据处理模块、数据收发状态模块和rapidio路由表模块。io低速读写接口与数据流控制器采用双向传输信道，满足传输数据的收发要求，再加上中断接口也与数据流控制器采用双向传输信道，可以根据双向数据及时的进行中断；此外，io低速读写接口兼容性高、成本低，也拓宽了适用的场景。
9、优选地，rapidio路由表模块中安装有轮询控制器。利用轮询控制器可以将任意路的rapidio数据与任意路的pcie数据映射对应，还能够满足定制化需求，根据实际需要定制映射关系，使得适用的使用场景更多。
10、优选地，bram中安装有crc校验模块。利用crc校验模块，可以对bram中的传输过程进行检验，保证传输的准确性。
11、优选地，bram采用分层结构，bram中包括主存储层、次存储层和备份存储层。本技术未使用ddr3等大容量缓存，只是用内部的bram作为缓存，需要对bram的结构进行有效的划分，保证bram能够支持传输过程的各种数据存储与转换。
12、本技术与现有技术相比具有的有益效果是：
13、本技术将主要的传输转换工作在fpga中完成，占用cpu资源少、对cpu的规格和架构要求低，使得能够满足要求的cpu数量大大提升，再加上能够定制数据映射的轮询控制器，大大拓宽了使用场景；此外，本技术无需使用ddr3等大容量数据缓存，仅仅使用内部bram实现缓存功能，简化了硬件架构，有效的降低了器件成本。
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1.一种基于FPGA实现PCIE与RapidIO协议互联的系统，其特征在于，包括依次连接的RapidIO交换机、FPGA和CPU，RapidIO交换机通过RapidIO X4插槽与FPGA连接，CPU通过PCIEX4插槽与FPGA连接，FPGA包括数据流控制器、bram、多个RapidIO接口和多个PCIE接口；
2.根据权利要求1所述的一种基于FPGA实现PCIE与RapidIO协议互联的系统，其特征在于，FPGA中设置有门铃触发器，门铃触发器的第一端连接bram，门铃触发器的第二端通过RapidIO X4插槽连接RapidIO交换机。
3.根据权利要求1所述的一种基于FPGA实现PCIE与RapidIO协议互联的系统，其特征在于，数据流控制器包括数据处理模块、中断控制模块、数据收发状态模块和RapidIO路由表模块；所述中断控制模块安装有单向控制信道，并利用单向控制信道并行连接数据处理模块、数据收发状态模块和RapidIO路由表模块。
4.根据权利要求1所述的一种基于FPGA实现PCIE与RapidIO协议互联的系统，其特征在于，IO低速读
5.根据权利要求1所述的一种基于FPGA实现PCIE与RapidIO协议互联的系统，其特征在于，RapidIO路由表模块中安装有轮询控制器。
6.根据权利要求1所述的一种基于FPGA实现PCIE与RapidIO协议互联的系统，其特征在于，bram中安装有CRC校验模块。
7.根据权利要求1所述的一种基于FPGA实现PCIE与RapidIO协议互联的系统，其特征在于，bram采用分层结构，bram中包括主存储层、次存储层和备份存储层。
...【技术特征摘要】
1.一种基于fpga实现pcie与rapidio协议互联的系统，其特征在于，包括依次连接的rapidio交换机、fpga和cpu，rapidio交换机通过rapidio x4插槽与fpga连接，cpu通过pciex4插槽与fpga连接，fpga包括数据流控制器、bram、多个rapidio接口和多个pcie接口；
2.根据权利要求1所述的一种基于fpga实现pcie与rapidio协议互联的系统，其特征在于，fpga中设置有门铃触发器，门铃触发器的第一端连接bram，门铃触发器的第二端通过rapidio x4插槽连接rapidio交换机。
3.根据权利要求1所述的一种基于fpga实现pcie与rapidio协议互联的系统，其特征在于，数据流控制器包括数据处理模块、中断控制模块、数据收发状态模块和rapidio路由表模块；所述中断控制模块安装有单向控制信道，并利用单向控制信道并行连接数据处理模块...
【专利技术属性】
技术研发人员：陈昭林，李寿阳，郑宇，齐永，
申请(专利权)人：江苏华创微系统有限公司，
类型：新型
国别省市：
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