【技术实现步骤摘要】
本专利技术涉及锁相环领域，尤其涉及一种数字鉴相器以及数字延迟锁相环。
技术介绍
1、锁相环可通过反馈电路对输入信号的频率和相位进行自动跟踪。锁相环技术分为dll(delay locked loop)和pll(phase locked loop)。dll主要将pll的压控振荡器替代为数字控制的可变延迟线，它可以快速改变延迟路径，明显降低了电路噪声、时钟抖动。pll主要应用于模拟电路中，可以用于频率综合与相位对齐，dll主要应用于数字电路中时钟相移。鉴相器是锁相环重要的组成部分，现有的鉴相器有通过异或门实现简单鉴相的方法，但会受到毛刺的影响，误差过大；另一类为d触发器构成的时序鉴相器也称鉴频鉴相器，结构为2个d触发器的输入接高电平,输出接入与门并反馈回d触发器的复位端，产生2个时钟之间的相位关系，在pll和模拟dll中可以控制电荷泵对滤波电容充放电，但该结构会受到与门和复位的延迟影响，以及器件工艺和温度等影响不可避免的进入亚稳态窗口，导致结果不能稳定在1或0，进而不能精准锁相，限制了在高频、多相位的应用场景。
技术实现思路
1、本专利技术要解决的技术问题在于，针对现有技术的锁相精度不足的缺陷，提供一种数字鉴相器以及数字延迟锁相环。
2、本专利技术解决其技术问题所采用的技术方案是：
3、一方面，构造一种数字鉴相器，其包括：
4、相位关系产生单元，用于接收输入时钟和数字控制延迟链输出的输出时钟，对所述输入时钟和输出时钟相互采样，产生代表所述输出时钟相对所
5、相位关系计数单元，用于对所述第一初始相位关系信号进行计数产生第一计数结果，以及对所述第二初始相位关系信号进行计数产生第二计数结果；
6、相位结果产生单元，用于比较在计数时间持续了多个计数周期时的所述第一计数结果和所述第二计数结果，产生代表所述输出时钟相对所述输入时钟的是否超前的第一相位关系标志信号以及是否滞后的第二相位关系标志信号；
7、相位结果计数单元，用于对所述第一相位关系标志信号进行计数产生第三计数结果，以及对所述第二相位关系标志信号进行计数产生第四计数结果；
8、相位结果输出单元，用于根据率先到达n的是第三计数结果或是第四计数结果来确定所需要输出的1比特的全局相位鉴相结果的数值，n为正整数。
9、进一步地，在本专利技术所述的数字鉴相器中，所述相位关系产生单元是基于触发器实现，所述n的取值需满足：所述数字控制延迟链中的n个延迟单元的延时大于触发器的亚稳态时长。
10、进一步地，在本专利技术所述的数字鉴相器中，所述输入时钟是经过固定延时的系统时钟，所述输出时钟是经过数字控制延迟链的系统时钟。
11、进一步地，在本专利技术所述的数字鉴相器中，所述的相位结果输出单元具体是在第三计数结果率先达到n时将所述全局相位鉴相结果置第一电平，在第四计数结果率先达到n时将所述全局相位鉴相结果置第二电平，所述第一电平与所述第二电平相反。
12、进一步地，在本专利技术所述的数字鉴相器中，所述相位关系计数单元具体包括：
13、超前计数模块，用于对所述第一初始相位关系信号进行计数产生第一计数结果，以及在接收到的第一采样标志信号有效时保持所述第一计数结果，在接收到的采样复位信号有效时将第一计数结果清零；
14、滞后计数模块，用于对所述第二初始相位关系信号进行计数产生第二计数结果，以及在接收到第二采样标志信号时保持所述第二计数结果，在接收到的所述采样复位信号有效时将第二计数结果清零；
15、同步模块，用于将所述第一采样标志信号同步到所述输出时钟的时域下作为所述第二采样标志信号，以及将所述滞后计数模块输出的所述第二计数结果同步到所述输入时钟的时域后输出。
16、进一步地，在本专利技术所述的数字鉴相器中，
17、所述同步模块具体用于在响应信号无效时将接入的所述第一采样标志信号通过所述输出时钟下的m个d触发器产生所述第二采样标志信号，并将所述第二采样标志信号通过所述输入时钟下的m个d触发器同步至所述输入时钟的时钟域作为数据请求信号；所述滞后计数模块仅在所述请求信号有效时才将所保持的所述第二计数结果同步到所述同步模块进行输出；
18、所述同步模块还用于将所述数据请求信号通过所述输出时钟下的m个d触发器后产生响应信号，当所述响应信号有效时将所述第二采样标志信号置位无效，否则接入所述第一采样标志信号。
19、进一步地，在本专利技术所述的数字鉴相器中，还包括：
20、采样控制单元，用于接收所述输入时钟的计数值，当所述计数值到达y时将所述第一采样标志信号以及所述采样复位信号先后置有效。
21、进一步地，在本专利技术所述的数字鉴相器中，所述相位关系产生单元包括第一触发器和第二触发器；所述第一触发器的时钟端接入所述输入时钟，所述第一触发器的d端接入所述输出时钟，所述第一触发器的q端输出所述第一初始相位关系信号；所述第二触发器的时钟端接入所述输出时钟，所述第二触发器的d端接入所述输入时钟，所述第二触发器的q端输出所述第二初始相位关系信号。
22、二方面，构造一种数字延迟锁相环，其包括如前任一项所述的数字鉴相器、控制器和数字控制延迟链；所述控制器用于接收所述全局相位鉴相结果，根据所述全局相位鉴相结果调整所述数字控制延迟链中启用的延迟单元的数量。
23、进一步地，在本专利技术所述的数字延迟锁相环中，所述控制器包括：
24、分频计数电路，用于对所述输入时钟进行y分频产生分频时钟信号，将所述分频时钟信号输出至状态机模块驱动状态的转移，同时对所述输入时钟进行计数并将计数值输出到所述数字鉴相器以便产生第一采样标志信号以及采样复位信号；
25、状态机模块，包含idle、lf1、inc、dec 4个状态，idle为空闲状态，lf1状态为输出时钟相对于输入时钟相位差0°—180°，inc状态为输出时钟相对于输入时钟相位差180°—360°，dec状态代表锁相完成，其中：当开启所述分频计数后进入lf1状态，目标计数值自加；lf1状态跳转inc状态的条件是所述全局相位鉴相结果为第一电平；inc状态跳到dec状态的条件是所述全局相位鉴相结果变到第二电平；当进入dec状态时，所述目标计数值减n作为所述数字控制延迟链中需要启用的延迟单元的数量，同时锁相完成标志位会置位以代表锁相完成。
26、本专利技术的数字鉴相器以及数字延迟锁相环，具有以下有益效果：本专利技术对输入时钟和输出时钟相互采样，产生代表所述输出时钟相对所述输入时钟的是否超前的第一初始相位关系信号以及是否滞后的第二初始相位关系信号；然后对所述第一初始相位关系信号进行计数产生第一计数结果，以及对所述第二初始相位关系信号进行计数产生第二计数结果；比较在计数时间持续了多个计数周期时的所述第一计数结果和所述第二计数结果，产生代表所述输出时钟相对所述输入时钟的是否超前本文档来自技高网...
【技术保护点】
1.一种数字鉴相器，其特征在于，包括：
2.根据权利要求1所述的数字鉴相器，其特征在于，所述相位关系产生单元(1)是基于触发器实现，所述N的取值需满足：所述数字控制延迟链中的N个延迟单元的延时大于触发器的亚稳态时长。
3.根据权利要求1所述的数字鉴相器，其特征在于，所述输入时钟(clk_in)是经过固定延时的系统时钟，所述输出时钟(clk_out)是经过数字控制延迟链的系统时钟。
4.根据权利要求1所述的数字鉴相器，其特征在于，所述的相位结果输出单元(5)具体是在第三计数结果(cnt_result_lead)率先达到N时将所述全局相位鉴相结果(pd_out)置第一电平，在第四计数结果(cnt_result_lagg)率先达到N时将所述全局相位鉴相结果(pd_out)置第二电平，所述第一电平与所述第二电平相反。
5.根据权利要求1所述的数字鉴相器，其特征在于，所述相位关系计数单元(2)具体包括：
6.根据权利要求5所述的数字鉴相器，其特征在于，
7.根据权利要求5所述的数字鉴相器，其特征在于，还包括：
<...【技术特征摘要】
1.一种数字鉴相器，其特征在于，包括：
2.根据权利要求1所述的数字鉴相器，其特征在于，所述相位关系产生单元(1)是基于触发器实现，所述n的取值需满足：所述数字控制延迟链中的n个延迟单元的延时大于触发器的亚稳态时长。
3.根据权利要求1所述的数字鉴相器，其特征在于，所述输入时钟(clk_in)是经过固定延时的系统时钟，所述输出时钟(clk_out)是经过数字控制延迟链的系统时钟。
4.根据权利要求1所述的数字鉴相器，其特征在于，所述的相位结果输出单元(5)具体是在第三计数结果(cnt_result_lead)率先达到n时将所述全局相位鉴相结果(pd_out)置第一电平，在第四计数结果(cnt_result_lagg)率先达到n时将所述全局相位鉴相结果(pd_out)置第二电平，所述第一电平与所述第二电平相反。
5.根据权利要求1所述的数字鉴相器，其特征在于，所述相位关系计数单元(2)具体包括：
6.根据权利要求5所述的数字鉴相器，其特征在于，
【专利技术属性】
技术研发人员：张鑫，曾春欣，朱嘉，
申请(专利权)人：辉芒微电子深圳股份有限公司，
类型：发明
国别省市：
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