【技术实现步骤摘要】
本公开涉及互补场效应晶体管(cfet)器件。本公开涉及cfet单元中的堆叠式晶体管结构的可布线性。本公开提供了一种具有专门设计的信号布线结构的cfet单元、包括这些cfet单元中的至少两个的cfet器件以及制造这种cfet单元的方法。
技术介绍
1、在cfet器件中，不同的晶体管结构，特别是nmos和pmos晶体管结构，可以堆叠在彼此之上。例如，与包括并排布置的nmos和pmos晶体管结构并且它们之间具有间隔的纳米片器件相比，晶体管结构的堆叠使得能够增加有效沟道宽度。
2、cfet器件可以包括一个或多个cfet(单位)单元。cfet单元的示例性实施方式可以包括以堆叠方式加工的两个nmos晶体管结构和两个pmos晶体管结构。
3、示例性常规cfet器件中的问题与晶体管结构的连接有关，特别是与它们到电源轨和信号布线线路的连接有关。
4、具体而言，连接cfet中的底部器件触点是困难的，因为它们被标准单元中心的顶部器件遮蔽，因此它们只能在标准单元的边缘处被接近。此外，如果需要连接两个平行的底部触点，则需要高的通孔(例如，高纵横通孔)来从取向垂直于底部触点的顶部金属层连接它们。
5、当使用顶部电源轨向顶部器件提供电力时，这种情况变得更糟，因为顶部电源轨占据了标准单元的一个边缘。结果，只有与顶部电源轨相对的单个边缘可以被用于接近底部器件触点，因此不可能对某些类型的标准单元进行布线。
技术实现思路
1、因此，目的是提供一种经改进的cfet单元和制造
2、该目的由在所附独立权利要求中提供的实施例来实现。本专利技术的实施例的有利实施方式在从属权利要求中被进一步限定。
3、本公开的第一方面提供了一种cfet单元，包括：布置在cfet单元的第一层级中的第一晶体管结构；布置在cfet单元的在第一层级上方的第二层级中的第二晶体管结构；形成在第二层级上方的第一金属层中并从上方连接到第一和第二晶体管结构的一组顶部信号布线线路；以及形成在第一层级下方的第二金属层中并从下方连接到第一晶体管结构的至少一个底部信号布线线路。
4、这实现了提供更紧凑的cfet单元设计的优点，其中底部晶体管结构可以经由专用的底部信号布线线路来被接触。例如，底部信号布线线路可以被“塞”在cfet单元的栅极延伸部下方，因此不会导致cfet单元扩大，而更复杂(双向)的侧布线结构将需要绕栅极延伸部行进，从而导致额外的面积惩罚。
5、此外，与具有更复杂(例如，二维或三维侧布线结构)的cfet单元相比，该cfet单元可以更容易地制造。这尤其是由于与更复杂的(侧)布线结构相比，在制造期间一维信号布线线路的对准更简单。
6、布置在第一层级中的一个或多个晶体管结构和布置在第二层级中的一个或多个晶体管结构可造成cfet单元的堆叠式晶体管结构。然而，cfet单元的两个特定晶体管结构——一个在第一层级中，另一个在第二级层中——不必布置在彼此正上方(相对于cfet单元的堆叠方向，在本公开中通常是“垂直”方向)，而是也可以间接地布置在彼此上方，这意味着它们可以在与“垂直”或堆叠方向相垂直的“水平”方向上偏移开。cfet单元可以包括另外的晶体管结构或其他元件，它们可以分别在第一和第二晶体管结构正上方或下方。
7、值得注意的是，在本公开中，术语“下方”和“上方”、“底部”和“顶部”或类似术语应相对于彼此来被解释。具体而言，这些术语描述cfet单元的相对侧，或者cfet单元的任何元件的相对侧。这些术语可以描述cfet单元的元件(例如，晶体管结构、信号布线线路、电源轨，等等)沿着各层级的堆叠方向的关系。因此，堆叠方向可以与cfet单元的两个层级(或者甚至多于两个层级)的布置对准。也就是说，布置在彼此上方的两个或更多个层级是指这些层级沿着某个方向(堆叠方向)一个接一个地布置。这些相对的术语也可以互换。例如，在第一方面的cfet单元中，一组信号布线线路被放置在cfet单元的顶侧(在第二层级上方)，而至少一个底部信号布线线路被放置在该cfet单元的底侧(在第一层级下方)。然而，该组顶部信号布线线路也可以被认为是在cfet单元的底侧(在第一层级下方)，而底部信号布线线路可以被认为是在堆叠式cfet单元的顶侧(在第二层级上方)。
8、本公开中的晶体管结构可以是或可以包括晶体管，例如场效应晶体管(fet)，或者可以是或可以包括其功能类似于晶体管的更复杂的基于半导体的结构。例如，基于半导体的结构可以是例如设置有部分环绕或全环绕沟道部的栅极的纳米片结构、鳍结构或叉片结构。设置有全环绕沟道部的栅极可以是例如全环绕栅极结构。第一方面的cfet单元的晶体管结构可以是nmos和pmos晶体管结构。例如，第一晶体管结构可以是nmos晶体管结构，而第二晶体管结构可以是pmos晶体管结构，或反之。
9、本公开中的一组元件可以包括一个或多个元件。例如，一组顶部信号布线线路可以包括一条或多条顶部信号布线线路，例如三条或四条顶部信号布线线路。
10、顶部信号布线线路可以被形成在金属中间(mint)层中，即第一金属层可以是mint层。mint层可以是cfet单元中的水平金属层。顶部信号布线线路的第一金属层可以独立于底部信号布线线路的第二金属层和/或与其不同。
11、底部信号布线线路可以是埋入式水平局部互连，其例如被引入底部(第一)晶体管结构下方的空空间中，例如在第一晶体管结构的背侧触点旁边。底部信号布线线路可以向第一晶体管结构极性提供水平布线能力，例如以连接n结和/或p结。
12、在一实现中，底部信号布线线路是一维线路结构，和/或被配置成沿着一个空间方向来路由信号。
13、例如，底部信号布线线路是一维的意味着它沿着一个空间方向延伸，并且在所有其他空间方向上在空间上受限。这实现了在制造期间，特别是在光刻制造步骤期间，更容易与cfet单元的其他结构对准的优点。
14、在一实现中，底部信号布线线路沿着垂直于第一晶体管结构的栅极和/或垂直于第二晶体管结构的栅极的方向延伸。
15、例如，底部信号布线线路平行于第一晶体管结构的一个或多个沟道(例如，平行于鳍方向)行进。
16、在一实现中，底部信号布线线路连接到第一晶体管结构的一个或多个金属零(m0)层触点，其中每一m0层触点连接到第一晶体管结构的源极或漏极。
17、例如，底部信号布线线路到m0层触点的连接可以通过短的垂直接触区段(诸如通孔)来建立。
18、在一实现中，cfet单元还包括布置在第一层级下方并且从下方连接到第一晶体管结构的第一电源轨。例如，至少一个底部信号布线线路被布置在第一电源轨上方且在第一晶体管下方。
19、在一种实施方式中，cfet单元还包括第二电源轨，该第二电源轨被形成在第三金属层中并且从第一侧连接到第二晶体管结构。
20、第一和第二电源轨可以是用于vdd和vss本文档来自技高网...
【技术保护点】
1.一种互补场效应晶体管CFET单元(10)，包括：
2.根据权利要求1所述的CFET单元10，其特征在于，
3.根据权利要求1或2所述的CFET单元10，其特征在于，
4.根据前述权利要求中的任一项所述的CFET单元10，其特征在于，
5.根据前述权利要求中的任一项所述的CFET单元10，其特征在于，还包括：
6.根据前述权利要求中的任一项所述的CFET单元10，其特征在于，还包括：
7.根据权利要求6所述的CFET单元10，其特征在于，
8.根据权利要求6或7所述的CFET单元10，其特征在于，
9.一种包括两个根据前述权利要求中的任一项所述的CFET单元(10)的器件(60)，
10.一种制造互补场效应晶体管CFET单元(10)的方法，包括以下步骤：
11.根据权利要求10所述的方法，其特征在于，
12.根据权利要求11所述的方法，其特征在于，
13.根据权利要求10至12中的任一项所述的方法，其特征在于，还包括以下步骤：
<...【技术特征摘要】
1.一种互补场效应晶体管cfet单元(10)，包括：
2.根据权利要求1所述的cfet单元10，其特征在于，
3.根据权利要求1或2所述的cfet单元10，其特征在于，
4.根据前述权利要求中的任一项所述的cfet单元10，其特征在于，
5.根据前述权利要求中的任一项所述的cfet单元10，其特征在于，还包括：
6.根据前述权利要求中的任一项所述的cfet单元10，其特征在于，还包括：
7.根据权利要求6所述的cfet单元10，其特征在于，
8.根据权利要求6或7所述的cfet单元10，其特征在...
【专利技术属性】
技术研发人员：G·西布罗特，G·米拉比利，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：
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