【技术实现步骤摘要】
本申请属于数据处理，具体涉及一种乘累加电路、芯片和电子设备。
技术介绍
1、相关技术中，乘累加电路(mac阵列电路，multiply-accumulate)在卷积神经网络中发挥着巨大作用。mac阵列电路通常由多个乘法器和加法器组成，能够并行处理大量数据，从而提高神经网络的计算效率。通常，在设计mac阵列电路时，通过综合工具自动综合出mac阵列电路的电路结构，这种设计中乘法器和加法器的数量和排布方式比较随机，从而导致mac阵列电路的面积较大，并且功耗较高。
技术实现思路
1、本申请旨在提供一种乘累加电路、芯片和电子设备，能够解决相关技术中乘累加电路面积较大功耗较高的技术问题。
2、第一方面，本申请实施例提出一种乘累加电路，乘累加电路用于神经网络，乘累加电路用于计算被乘数和乘数的乘累加结果，乘累加电路包括：多个第一乘法器，第一乘法器用于根据乘数的位模式进行乘法运算；多个第一加法器，每个第一加法器的进位部分和不进位部分分开进行处理；符号位拓展电路，用于在第一乘法器和第一加法器进行计算的过程中进行符号位拓展；其中，各个第一乘法器的输出与多个第一加法器的输入相连接；符号位拓展电路与第一乘法器相连接，以处理乘法操作中的符号位，符号位拓展电路与第一加法器的输入相连接。
3、第二方面，本申请实施例提供了一种芯片，包括：
4、如第一方面的乘累加电路。
5、第三方面，本申请实施例提供了一种电子设备，包括：
6、如第一方面的乘累加电路；或>
7、如第二方面的芯片。
8、在本申请实施例中，乘累加电路包括多个第一乘法器和多个第一加法器，可以理解的是，第一乘法器可以用于在被乘数和乘数的乘累加过程进行乘法部分的计算，相应地，第一加法器用于进行加法部分的计算。
9、其中，第一乘法器在进行乘法计算的过程中，能够根据乘数的位模式进行乘法计算，从而可以实现减少所需的乘法操作。也就是说，第一乘法器在计算被乘数和乘数的相乘时，不仅仅是简单地将被乘数和乘数的所有比特位的位数进行相乘，而是首先根据乘数的位模式，对乘数进行处理，其中，位模式具体可以是乘数的位数，也就是第一乘法器会根据乘数的位数，确定被乘数与乘数之间进行相乘的具体方式。相较于现有技术中的通过综合工具自动综合的方式，一方面，可以减少所需的乘法器的操作，提高乘法器的运算速度，另一方面，减少了乘累加电路设计过程中乘法器布置的随机性，有利于减小乘累加电路的面积。
10、进一步地，乘累加电路还包括多个第一加法器，第一加法器的输入与第一乘法器的输出端相连接，从而使得第一加法器可以对第一乘法器所输出的乘法计算的结果进行加法计算，已实现乘累加电路的乘累加过程，生成乘累加结果。
11、其中，第一加法器在运行的过程中，能够对计算数据的进位部分和不进位部分进行分开处理，从而可以有效地提高加法计算过程的计算效率。具体地，第一加法器可以包括保留进位加法器(carry save adder，csa)，通过保留进位加法器，即可实现在计算过程中将进位部分和不进位部分分开处理，提高加法计算的效率。
12、进一步地，乘累加电路还包括符号位拓展电路，通过符号位拓展电路的设置，可以在第一乘法器进行乘法计算和第一加法器进行加法计算的过程中，对数据进行符号位拓展。具体地，符号位拓展电路首先对第一乘法器计算所得到的部分积的第一位取符号位的反，从而将整数的部分积或者负数的部分积统一为正数，然后再对部分积进行符号位拓展，相较于现有技术中的通过综合工具自动综合的方式，符号位拓展电路可提供更加合理的符号位拓展，以减少符号位拓展带来的乘累加电路的面积的增加，以及减少计算过程中的功耗。进一步地，符号位拓展电路连接至第一加法器的输入，从而使得第一加法器对符号位拓展之后的部分积进行加法计算，以得到乘累加结果。
13、本申请实施例的乘累加电路，通过设置多个第一乘法器，并且通过第一乘法器根据乘数的位模式进行乘法计算，一方面，可以减小所需的乘法器的操作，提高乘法器的运算速度，另一方面，减少了乘累加电路设计过程中乘法器布置的随机性，有利于减小乘累加电路的面积。同时通过多个第一加法器对计算数据的进位部分和不进位部分进行分开处理，从而可以有效地提高加法计算过程的计算效率。同时，通过设置符号位拓展电路，配合第一乘法器和第一加法器的运算，提供更加合理的符号位拓展，以减少符号位拓展带来的乘累加电路的面积的增加，以及减少计算过程中的功耗。
14、本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
本文档来自技高网...【技术保护点】
1.一种乘累加电路，其特征在于，所述乘累加电路用于神经网络，所述乘累加电路用于计算被乘数和乘数的乘累加结果，所述乘累加电路包括：
2.根据权利要求1所述的乘累加电路，其特征在于，所述第一乘法器包括：
3.根据权利要求2所述的乘累加电路，其特征在于，所述编码模块具体用于：
4.根据权利要求2所述的乘累加电路，其特征在于，所述第一乘法器还包括：
5.根据权利要求4所述的乘累加电路，其特征在于，所述符号位拓展电路具体用于：
6.根据权利要求4所述的乘累加电路，其特征在于，所述符号位拓展电路还用于：
7.根据权利要求6所述的乘累加电路，其特征在于，多个所述第一加法器具体用于将多个所述目标部分积进行累加，得到所述乘累加结果。
8.根据权利要求1至7中任一项所述的乘累加电路，其特征在于，还包括：
9.根据权利要求8所述的乘累加电路，其特征在于，所述偏置处理电路具体用于：
10.一种芯片，其特征在于，包括：
11.一种电子设备，其特征在于，包括：
【技术特征摘要】
1.一种乘累加电路，其特征在于，所述乘累加电路用于神经网络，所述乘累加电路用于计算被乘数和乘数的乘累加结果，所述乘累加电路包括：
2.根据权利要求1所述的乘累加电路，其特征在于，所述第一乘法器包括：
3.根据权利要求2所述的乘累加电路，其特征在于，所述编码模块具体用于：
4.根据权利要求2所述的乘累加电路，其特征在于，所述第一乘法器还包括：
5.根据权利要求4所述的乘累加电路，其特征在于，所述符号位拓展电路具体用于：
...
【专利技术属性】
技术研发人员：谢勇，
申请(专利权)人：维沃移动通信有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。