陶瓷及其制造方法、以及电介质电容器、半导体装置及元件制造方法及图纸

一种陶瓷的制造方法，包括：形成一个具有氧八面体结构的复合氧化物材料与对该复合氧化物材料具有触媒作用的常介电体材料混合存在的膜；之后对该膜进行热处理，所述常介电体材料，由构成元素中含有Ｓｉ的层状触媒物质，以及构成元素中含有Ｓｉ及Ｇｅ的层状触媒物质构成。所述热处理包括烧结及退火，优选至少该退火在含有氧及臭氧中的一种气体的加压环境下进行。陶瓷是具有氧八面体结构的复合氧化物，该复合氧化物中含有Ｓｉ及Ｇｅ。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种陶瓷及其制造方法、以及具有与本专利技术有关的陶瓷的电介质电容 器、半导体装置及其他元件。
技术介绍
目前，作为适用于半导体装置(例如铁电体存储器(FeRAM))的铁电体(强诱电 体)膜，具有钙钛矿结构的铁电体膜(如Pb&TiO类)及具有层状钙钛矿结构的铁电体膜 (如BiLaTiO类、BiTiO类、SrBiTaO类)已有提案。具有这种层状钙钛矿结构的铁电体膜， 通常是通过由非晶形状态进行结晶成长而形成的。然而，根据这种形成方法，形成具有层状钙钛矿结构的铁电体膜时，则铁电体膜由 于晶体结构，铁电体膜c轴向的结晶成长速度比a、b轴向的结晶成长速度要慢。也就是说， a、b轴向结晶容易成长，因此，如果利用该形成方法，则具有层状钙钛矿结构的铁电体膜会 形成粗糙的表面形态，容易在所得到的铁电体膜的晶体间产生间隙(例如孔和沟)。并且，如上所述的铁电体膜，通常需要在600 800°C左右的高温下进行长时间的 焙烧(烧结)。因此，例如当使用这种铁电体膜的铁电体电容器与半导体元件组合，形成铁 电体存储器时，要求形成铁电体膜时的高温、长时间的处理不影响半导体元件，所以，就存 在铁电体存储器制造工艺变得复杂等问题。
技术实现思路
本专利技术的目的在于提供一种可以降低陶瓷的结晶化温度、改善陶瓷表面形态的陶 瓷制造方法。本专利技术的另一目的在于提供一种利用本专利技术的陶瓷制造方法而获得的新型的陶o本专利技术的另一目的在于提供使用本专利技术的陶瓷的半导体装置及其他元件。本专利技术所涉及的陶瓷是具有氧八面体结构的复合氧化物，该氧八面体结构中含有 Si 及 Ge。本专利技术所涉及的陶瓷制造方法包括，形成具有氧八面体结构的复合氧化物材料、 与对该复合氧化物材料具有触媒(催化)作用的常介电体(常诱电体)材料混合的膜，之 后对该膜进行热处理。该常介电体材料由构成元素中含有Si的层状触媒物质或构成元素中含有Si及Ge 的层状触媒物质构成。该热处理包括烧结及退火，该退火至少是在含有氧及臭氧其中一种 的加压环境中进行。把这种加压环境中的退火叫做“加压退火”。并且，加压退火不仅限于 退火，也可以在烧结阶段进行。本专利技术涉及的电介质电容器包括，下层电极；在该下层电极上形成的本专利技术的陶 瓷膜；在该陶瓷膜上形成的上层电极。本专利技术的陶瓷可应用于所述电介质电容器的各种装置。附图说明图1是采用本专利技术的高电介质薄膜制作的高、铁电体膜电容器的剖面图。图2是根据本专利技术的含有Si的铁电体BIT的XRD特性曲线。图3是根据本专利技术的含有Si或Si及Ge的铁电体BIT的D_E磁滞特性。图4是对使用含有本专利技术的Si或Si及Ge的铁电体BIT的铁电体电容器，使氧分 压从2变为9. 9atm，并以500°C、30分钟进行加压退火后的XRD特性曲线。图5是对使用含有本专利技术的Si或Si及Ge的铁电体BIT的铁电体电容器，使氧分 压从2变为9. 9atm，用500°C、30分钟进行加压退火后的漏损特性。图6是现有的BIT和本专利技术的BLSGT薄膜加压退火前后的表面形态。图7是本专利技术的BLST、BLSGT薄膜加压退火前后的表面形态。图8是加压退火前后BLST中的电子衍射的衍射特性曲线。图9是加压退火前后的BLST中的XPS衍射的特性曲线。图10是加压退火后的BLST电容器的耐还原性示意图。图11是相对于1摩尔铁电体，使常介电体的摩尔数变化时的XRD图形。图12是相对于1摩尔铁电体，常介电体的摩尔数在0. 1彡R彡1范围时的磁滞特 性。图13是相对于1摩尔铁电体，常介电体的摩尔数在1 < R < 9范围时的磁滞特性。图14是加压退火的压力变化时的铁电体薄膜的TEM剖面图像。图15是表示在本专利技术的铁电体BLSGT薄膜上使用了 DLC(类金刚石碳膜)缓冲层 时的膜取向性的XRD图形。图16是在铁电体BIT中将各种触媒化合物混合后制作的铁电体电容器的磁滞特性。图17是在铁电体SBT中将各种触媒化合物混合后制作的铁电体电容器的磁滞特性。图18是在铁电体PZT中将各种触媒化合物混合后制作的铁电体电容器的磁滞特性。图19是本专利技术的CaBi4Ti3SiQ.5GeQ.5015薄膜的铁电特性示意图。图20是本专利技术的Sr2(TaQ.5，Nb0.25, Si0.125, Ge0.125) 207薄膜的铁电特性示意图。图21是本专利技术的Bi2Sr2Ca2Cu30x+BS0+BG0超导薄膜的XRD图形。图22是形成本专利技术的铁电体薄膜所使用的M0CVD装置图。图23是本专利技术的TS0-BG0-BST薄膜的XRD图形。图24是本专利技术的TS0-BG0-BST薄膜的TEM剖面图。图25是本专利技术的TS0-BG0-BST薄膜的电容率与频率的关系示意图。图26是本专利技术的TS0-BG0-BST薄膜的外加电压与累积电荷量的关系示意图。图27是本专利技术的TS0-BG0-BST薄膜的漏泄电流特性示意图。4图28是根据本专利技术，采用的在铁电体薄膜形成中使用的超临界载气的LSMCD装置 图。图29是用超临界载气的LSMCD装置制作的本专利技术的TS0-BG0-BST薄膜加压退火 前后的介电常数与频率的关系示意图。图30是在本专利技术的铁电体薄膜形成中使用的高频磁控管溅镀装置图。图31是根据本专利技术的BS0-BG0-SBT中间电极的剖面图。图32是使用高频磁控管溅镀装置制作的BS0-BG0-SBT薄膜的XRD图形。图33是使用高频磁控管喷涂装置制作的BS0-BG0-SBT薄膜的TEM剖面图。图34是使用高频磁控管溅镀装置制作的BS0-BG0-SBT薄膜的磁滞特性。图35是利用固相法制作的BS0-BIT薄膜的XRD图形。图36是利用固相法制作的BS0-BIT薄膜的磁滞特性。图37是铁电体存储装置的模型示意剖面图。图38是为了利用LSMCD法在基体上形成原材料体所用装置的模型示意剖面图。图39A 图39C是表示第一种多层陶瓷膜制造工艺的模型示意概念图。图40A 图40C是第二种多层陶瓷膜制造工艺的模型示意概念图。图41A 图41C是第三种多层陶瓷膜制造工艺的模型示意概念图。图42A及图42B是第四种多层陶瓷膜制造工艺的模型示意概念图。图43是在本专利技术的氧化物铁电体薄膜中，临时烧结后的TEM图像示意图。图44是在本专利技术的氧化物铁电体BLST及过去的铁电体BIT电容器中，下层Pt电 极晶界及基板中EDX的构成分析结果示意图。图45是在本专利技术的氧化物铁电体薄膜中，Ge/Si为0. 1,5,10，15时的表面形态示意图。图46是在本专利技术的氧化物铁电体薄膜中，Ge/Si为0. 1,5,10，15时的耐还原性示意图。图47是在本专利技术的氧化物铁电体薄膜中，Sn/Si为3，6，9时的表面形态示意图。图48是在本专利技术的氧化物铁电体薄膜中，Sn/Si为3，6，9时的耐还原性示意图。图49是在本专利技术的氧化物铁电体薄膜中，在1 < (Ge+Sn)/Si < 10的范围并且 Ge/Sn ( 1. 2、1. 5时的耐还原性示意图。图50是根据本专利技术，含有Si及Ge的铁电体BIT的XRD图形。 具体实施例方式以下，就本专利技术合适的实施方式进行说明。(A)本专利技术的第一种陶瓷膜的制造方法包括通过使原材料体结晶化，形成陶瓷膜的工艺；所述原材料体为不同种类的原料混杂的状态；不同种类的本文档来自技高网...

【技术保护点】
一种陶瓷膜制造方法，其包括：通过使原材料体结晶化，形成陶瓷膜的工艺；所述原材料体为不同种类的原料混杂的状态；不同种类的原料，在原料进行结晶化的过程中，结晶成长条件及结晶成长机理，至少其中之一具有相互不同的关系。

【技术特征摘要】
JP 2001-6-13 2001-178840;JP 2001-6-26 2001-193048;一种...

【专利技术属性】
技术研发人员：名取荣治，木岛健，古山晃一，田崎雄三，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]