【技术实现步骤摘要】
本专利技术涉及微电子，尤其涉及一种半导体器件及其制备方法。
技术介绍
1、gan基互补金属氧化物半导体（complementary metal oxide semiconductor，cmos）由于其突出的静态功耗优势，是目前数字电路的基础构成单元。
2、目前的gan 基互补型逻辑电路主要通过硅衬底和gan或algan缓冲层来实现，gan与algan之间产生二维空穴气，但是二维空穴气的浓度较低，无法实现高性能的p沟道器件。
技术实现思路
1、本专利技术提供了一种半导体器件及其制备方法，以提高空穴异质结结构浓度，实现高性能的p沟道器件，提高互补金属氧化物半导体的性能。
2、第一方面，本专利技术实施例提供了一种半导体器件，包括：衬底以及位于所述衬底同一侧的p沟道金属氧化物半导体结构以及n沟道金属氧化物半导体结构；
3、所述p沟道金属氧化物半导体结构包括第一外延结构，所述n沟道金属氧化物半导体结构包括第二外延结构；所述第一外延结构包括第一沟道层，所述第二外延结构包括叠层设置的第二沟道层以及势垒层；所述第一沟道层包括ga元素和n元素；
4、所述衬底包括al元素和n元素；所述衬底与所述第一沟道层形成空穴异质结结构，所述第二沟道层与所述势垒层形成电子异质结结构
5、可选的，所述第一沟道层和所述第二沟道层同层设置；
6、所述空穴异质结结构位于所述电子异质结结构靠近所述衬底的一侧。
7、可选的，所述衬底包括aln单
8、可选的，所述第一沟道层的厚度小于或者等于所述第二沟道层的厚度。
9、可选的，所述第一沟道层的厚度d1满足：10nm≤d1≤300nm；所述第二沟道层的厚度d2满足：10nm≤d2≤300nm；
10、所述势垒层的厚度d3满足：2nm≤d3≤50nm。
11、可选的，所述第一沟道层以及所述第二沟道层均包括gan层；或者，所述第一沟道层以及所述第二沟道层均包括algan层；
12、所述势垒层包括algan层或者aln层。
13、可选的，所述半导体器件还包括位于所述第一外延结构远离所述衬底一侧的第一电极结构以及位于所述第二外延结构远离所述衬底一侧的第二电极结构；
14、所述第一电极结构包括第一源极、第一栅极和第一漏极；所述第一源极和所述第一漏极分别与所述第一外延结构形成欧姆接触；所述第一栅极与所述第一外延结构形成肖特基接触；
15、所述第二电极结构包括第二源极、第二栅极和第二漏极；所述第二源极和所述第二漏极分别与所述第二外延结构形成欧姆接触；所述第二栅极与所述第二外延结构形成肖特基接触。
16、可选的，所述p沟道金属氧化物半导体还包括第一栅介质层，所述第一栅介质层位于所述第一栅极与所述第一沟道层之间；
17、所述n沟道金属氧化物半导体还包括第二栅介质层，所述第二栅介质层位于所述第二栅极与所述势垒层之间。
18、第二方面，本专利技术实施例还提供了一种半导体器件的制备方法，包括：
19、提供衬底，所述衬底包括al元素和n元素；
20、在所述衬底的同一侧制备p沟道金属氧化物半导体结构以及n沟道金属氧化物半导体结构；所述p沟道金属氧化物半导体结构包括第一外延结构，所述n沟道金属氧化物半导体结构包括第二外延结构；所述第一外延结构包括第一沟道层，所述第二外延结构包括叠层设置的第二沟道层以及势垒层；所述第一沟道层包括ga元素和n元素；
21、所述衬底与所述第一沟道层形成空穴异质结结构，所述第二沟道层与所述势垒层形成电子异质结结构。
22、可选的，在所述衬底的同一侧制备p沟道金属氧化物半导体结构以及n沟道金属氧化物半导体结构，包括：
23、在所述衬底一侧制备沟道层；
24、图案化所述沟道层形成第一沟道层以及第二沟道层；所述第一沟道层的厚度小于或者等于所述第二沟道层的厚度；
25、在所述第一沟道层远离所述衬底的一侧制备第一电极结构；在所述第二沟道层远离所述衬底的一侧制备势垒层，在所述势垒层远离所述衬底的一侧制备第二电极结构；所述第一电极结构包括第一源极、第一栅极和第一漏极；所述第一源极和所述第一漏极分别与所述第一沟道层形成欧姆接触；所述第一栅极与所述第一沟道层形成肖特基接触；所述第二电极结构包括第二源极、第二栅极和第二漏极；所述第二源极和所述第二漏极分别与所述势垒层形成欧姆接触；所述第二栅极与所述势垒层形成肖特基接触。
26、本专利技术实施例的技术方案，在同一衬底上设置p沟道金属氧化物半导体结构以及n沟道金属氧化物半导体结构，如此能够形成cmos器件。通过设置衬底包括al元素和n元素，且第一沟道层包括ga元素和n元素，如此衬底与第一沟道层之间可以形成空穴异质结结构，空穴异质结结构中设置有二维空穴气，进一步的，由于衬底与第一沟道层之间的强极化效应能够提高二维空穴气的浓度，进而实现高性能的p沟道器件，从而得到性能更优、工作频率更高、面积利用率更高的cmos器件。
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1.一种半导体器件，其特征在于，包括：衬底以及位于所述衬底同一侧的P沟道金属氧化物半导体结构以及N沟道金属氧化物半导体结构；
2.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道层和所述第二沟道层同层设置；
3.根据权利要求1所述的半导体器件，其特征在于，所述衬底包括AlN单晶层或者AlN模板。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道层的厚度小于或者等于所述第二沟道层的厚度。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一沟道层的厚度D1满足：10nm≤D1≤300nm；所述第二沟道层的厚度D2满足：10nm≤D2≤300nm；
6.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道层以及所述第二沟道层均包括GaN层；或者，所述第一沟道层以及所述第二沟道层均包括AlGaN层；
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一外延结构远离所述衬底一侧的第一电极结构以及位于所述第二外延结构远离所述衬底一侧的第二电极结构；
8
9.一种半导体器件的制备方法，其特征在于，包括：
10.根据权利要求9所述的制备方法，其特征在于，在所述衬底的同一侧制备P沟道金属氧化物半导体结构以及N沟道金属氧化物半导体结构，包括：
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底以及位于所述衬底同一侧的p沟道金属氧化物半导体结构以及n沟道金属氧化物半导体结构；
2.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道层和所述第二沟道层同层设置；
3.根据权利要求1所述的半导体器件，其特征在于，所述衬底包括aln单晶层或者aln模板。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道层的厚度小于或者等于所述第二沟道层的厚度。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一沟道层的厚度d1满足：10nm≤d1≤300nm；所述第二沟道层的厚度d2满足：10nm≤d2≤300nm；
6.根据权利要求1所述的半导体器件，其特...
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