【技术实现步骤摘要】
本专利技术属于无线通信纠错编码译码领域，涉及一种新颖高效的全并行维特比译码设计方法及系统。
技术介绍
1、在移动通信及无线宽带等无线通信系统中，为了获得数据传输的准确率，需要采用差错控制编码译码技术。当编码约束长度不大，信道质量不是很差，或者误码率要求不是很高的情况下，宜使用维特比译码。卷积编码和对应的维特比译码是一种有效的纠错方法。它具有一定的克服突发错误的能力。
2、维特比译码算法旨在寻找卷积编码器输出与经过信道后译码器输入之间的最大似然函数。通过计算某时刻进入每一状态的所有分支度量值，并将其与这一分支相连的前一时刻的幸存路径度量值相加，得到此时刻进入每一状态的幸存路径度量值，加以存储并删去其余路径，去除不可能成为最大似然选择对象的网格上的路径。实现判决，从而降低译码器的复杂性。对所有状态都进行这样的选路操作，译码器不断在网格上深入，维特比译码器就是这样接收一段、比较一段，最终选择一段最可能的分支，输出译码信号。
3、现有的维特比译码算法结构包括分支度量、加比选、幸存路径存储和输出判决子模块。维特比译码方式有串行和全并行两种方式。串行方式是重复利用同一加比选单元，串行计算同一个时刻的输入信号到达各状态的路径距离，所占资源少，但是时延太大。全并行方式时延小，同时计算同一时刻输入信号到达各个状态的幸存路径。每个状态对应一个加比选单元，需要大量的加比选单元，耗费大量硬件资源。对于常用的(2，1，7)全并行的维特比译码算法的实现，加比选模块占用的资源约占整个维特比算法的80％。维特比译码是卷积码的一种最大似然
技术实现思路
1、本专利技术的目的在于解决现有技术中需要数量众多的加比选单元，耗费大量的硬件资源的问题，提供一种新颖高效的全并行维特比译码设计方法及系统。
2、为达到上述目的，本专利技术采用以下技术方案予以实现：
3、本专利技术提出的一种新颖高效的全并行维特比译码设计方法，包括如下步骤：
4、从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，从幸存路径中选择出路径度量值较小的路径，作为此时刻的较优路径；
5、将较优路径对应的较优状态存入路径状态值寄存器，将较优路径的度量值存入路径度量寄存器，将各路径信号寄存器左移k位，将各路径对应的卷积编码器的期望输入信号写入路径信号寄存器的最低k位中；
6、在每个3m时刻，将度量值最小的较优路径作为最优路径，最优路径对应的路径信号寄存器的内容赋给最优路径信号寄存器；从每个3m时刻的下一个时刻开始，每时刻对最优路径信号寄存器左移k位，移出的高k位，即为得到维特比译码器的最终输出结果。
7、优选地，所述从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，具体为：从t-1时刻的状态到达t时刻的状态有两条路径时，选择路径度量值较小的一条路径，作为幸存路径；若从t-1时刻的状态到达t时刻的状态有一条路径时，就将此路径作为该状态的幸存路径。
8、优选地，每时刻计算至多k·2k+2条幸存路径。
9、优选地，所述从幸存路径中选择出路径度量值较小的路径，具体为：当出现多个相同的最小度量值相同的路径时，选择从前一时刻最小度量值所在的状态发出到当前时刻的路径。
10、优选地，所述将较优路径对应的较优状态存入路径状态值寄存器，具体为：在时刻0，设定状态0的初始路径度量值为0，其余状态的初始路径度量值为8；各幸存路径从时刻0的状态0开始进行状态转移，从时刻0的状态0开始，计算到时刻1相关状态的路径度量值；将各状态度量值较小的路径作为较优路径，在每一时刻，将各较优路径对应的较优状态写入路径状态值寄存器。
11、优选地，所述将较优路径的度量值存入路径度量寄存器，具体为：每条幸存路径有一个路径度量寄存器，用于保存此路径直到当前时刻幸存路径的累积度量值；每个时刻从k·2k+2个路径度量寄存器中，选择度量值较小的k·2k+1个，其所在路径作为向下时刻译码的幸存路径；当某时刻某条幸存路径度量值大于128时，各路径度量寄存器均右移一位，以避免溢出。
12、优选地，所述路径信号寄存器，具体为：每个幸存路径有一个路径信号寄存器，每个路径寄存器的位宽为3km位，从高位到低位记录各时刻按照此路径进行译码，对应卷积编码器的期望输入信号值，也就是维特比译码器的期望输出结果；在每一时刻，将各幸存路径信号寄存器左移k位，并将对应幸存路径的期望编码器输入信号送入此路径信号寄存器的最低k位；当从t-1时刻的同一个状态，输出到t时刻的不同状态的路径，有两个或两个以上的路径被选为较优路径时，需要将直到t-1时刻到达该状态的路径信号寄存器进行复制，作为各相应路径的路径信号寄存器。
13、本专利技术提出的一种新颖高效的全并行维特比译码设计系统，包括：
14、数据处理模块，用于从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，从幸存路径中选择出路径度量值较小的路径，作为此时刻的较优路径；
15、数据存储模块，用于将较优路径对应的较优状态存入路径状态值寄存器，将较优路径的度量值存入路径度量寄存器，将各路径信号寄存器左移k位，将各路径对应的卷积编码器的期望输入信号写入路径信号寄存器的最低k位中；
16、数据输出模块，用于在每个3m时刻，将度量值最小的较优路径作为最优路径，最优路径对应的路径信号寄存器的内容赋给最优路径信号寄存器；从每个3m时刻的下一个时刻开始，每时刻对最优路径信号寄存器左移k位，移出的高k位，即为得到维特比译码器的最终输出结果。
17、优选地，所述从幸存路径中选择出路径度量值较小的路径，具体为：当出现多个相同的最小度量值相同的路径时，选择从前一时刻最小度量值所在的状态发出到当前时刻的路径。
18、优选地，所述从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，具体为：从t-1时刻的状态到达t时刻的状态有两条路径时，选择路径度量值较小的一条路径，作为幸存路径；若从t-1时刻的状态到达t时刻的状态有一条路径时，就将此路径作为该状态的幸存路径。
19、与现有技术相比，本专利技术具有以下有益效果：
20、本专利技术提出的一种新颖高效的全并行维特比译码设计方法，主要针对占整个维特比译码算法80％资源的加比选子模块，从源头上，进行优化设计。本方法是在深刻理解维特比算法的依据是最大似然估计理论，通过计算接收码字与期望码字的分支度量来判断接收码字的正确与错误。本方法采用全并行的方式，只是去掉了不可能成为最优路径经历状态的冗余路径，所以，采用本方法进行维特比译码的速率和现有的全并行维特比译码的速率是相同的，但本文档来自技高网...
【技术保护点】
1.一种新颖高效的全并行维特比译码设计方法，其特征在于，包括如下步骤：
2.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，具体为：从t-1时刻的状态到达t时刻的状态有两条路径时，选择路径度量值较小的一条路径，作为幸存路径；若从t-1时刻的状态到达t时刻的状态有一条路径时，就将此路径作为该状态的幸存路径。
3.根据权利要求2所述的新颖高效的全并行维特比译码设计方法，其特征在于，每时刻计算至多k·2k+2条幸存路径。
4.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述从幸存路径中选择出路径度量值较小的路径，具体为：当出现多个相同的最小度量值相同的路径时，选择从前一时刻最小度量值所在的状态发出到当前时刻的路径。
5.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述将较优路径对应的较优状态存入路径状态值寄存器，具体为：在时刻0，设定状态0的初始路径度量值为0，其余状态的初始路径度量值为8；各幸
6.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述将较优路径的度量值存入路径度量寄存器，具体为：每条幸存路径有一个路径度量寄存器，用于保存此路径直到当前时刻幸存路径的累积度量值；每个时刻从k·2k+2个路径度量寄存器中，选择度量值较小的k·2k+1个，其所在路径作为向下时刻译码的幸存路径；当某时刻某条幸存路径度量值大于128时，各路径度量寄存器均右移一位，以避免溢出。
7.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述路径信号寄存器，具体为：每个幸存路径有一个路径信号寄存器，每个路径寄存器的位宽为3km位，从高位到低位记录各时刻按照此路径进行译码，对应卷积编码器的期望输入信号值，也就是维特比译码器的期望输出结果；在每一时刻，将各幸存路径信号寄存器左移k位，并将对应幸存路径的期望编码器输入信号送入此路径信号寄存器的最低k位；当从t-1时刻的同一个状态，输出到t时刻的不同状态的路径，有两个或两个以上的路径被选为较优路径时，需要将直到t-1时刻到达该状态的路径信号寄存器进行复制，作为各相应路径的路径信号寄存器。
8.一种新颖高效的全并行维特比译码设计系统，其特征在于，包括：
9.根据权利要求8所述的新颖高效的全并行维特比译码设计系统，其特征在于，所述从幸存路径中选择出路径度量值较小的路径，具体为：当出现多个相同的最小度量值相同的路径时，选择从前一时刻最小度量值所在的状态发出到当前时刻的路径。
10.根据权利要求8所述的新颖高效的全并行维特比译码设计系统，其特征在于，所述从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，具体为：从t-1时刻的状态到达t时刻的状态有两条路径时，选择路径度量值较小的一条路径，作为幸存路径；若从t-1时刻的状态到达t时刻的状态有一条路径时，就将此路径作为该状态的幸存路径。
...【技术特征摘要】
1.一种新颖高效的全并行维特比译码设计方法，其特征在于，包括如下步骤：
2.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，具体为：从t-1时刻的状态到达t时刻的状态有两条路径时，选择路径度量值较小的一条路径，作为幸存路径；若从t-1时刻的状态到达t时刻的状态有一条路径时，就将此路径作为该状态的幸存路径。
3.根据权利要求2所述的新颖高效的全并行维特比译码设计方法，其特征在于，每时刻计算至多k·2k+2条幸存路径。
4.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述从幸存路径中选择出路径度量值较小的路径，具体为：当出现多个相同的最小度量值相同的路径时，选择从前一时刻最小度量值所在的状态发出到当前时刻的路径。
5.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述将较优路径对应的较优状态存入路径状态值寄存器，具体为：在时刻0，设定状态0的初始路径度量值为0，其余状态的初始路径度量值为8；各幸存路径从时刻0的状态0开始进行状态转移，从时刻0的状态0开始，计算到时刻1相关状态的路径度量值；将各状态度量值较小的路径作为较优路径，在每一时刻，将各较优路径对应的较优状态写入路径状态值寄存器。
6.根据权利要求1所述的新颖高效的全并行维特比译码设计方法，其特征在于，所述将较优路径的度量值存入路径度量寄存器，具体为：每条幸存路径有一个路径度量寄存器，用于保存此路径直到当前时刻幸存路径的累积度量值；每个时刻从k·2...
【专利技术属性】
技术研发人员：王来雄，田卫，张宝利，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：
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