【技术实现步骤摘要】
本专利技术涉及半导体制作工艺领域，尤其是涉及一种高电压金属氧化物半导体(hvmos)的中电压(middle voltage,mv)区的制作工艺改善，以达到减少漏电流与品质提升的功效。
技术介绍
1、半导体集成电路(ic)技术经历了快速增长。在ic发展过程中，元件密度普遍增加，与此同时芯片尺寸不断降低。这种减小芯片尺寸的制作工艺，在提高生产效率以及降低相关成本上具有益处。但芯片尺寸减小也增加了加工和制造ic的复杂性，因此为了实现这些技术上的进步，在ic制造中也亟需不断发展。
2、嵌入式高压(embedded high voltage，ehv)技术基于逻辑cmos技术，用于制造各种显示驱动ic，在包括lcd、有机发光二极管(oled)以及新兴的micro-led、micro-oled等各种显示面板中发挥关键作用。
3、金属-氧化层-半导体-场效晶体管，简称金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor,mosfet,简称mos)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。mosfet依照其“沟道”的极性不同，可分为n-type与p-type的mosfet，通常又称为nmosfet与pmosfet，或简称为nmos与pmos。
4、高电压金属氧化物半导体(high voltage metal oxide semiconductor,hvmos)晶体管，是应用于高电压下的金属氧化物(mos)装置，其中的高电压可能比提供给i/
5、mos晶体管的栅致漏电gidl(gate-introduced drain leakage,也称为栅极引发漏极漏电流)已经成为影响小尺寸mos元件可靠性、功耗等方面的主要原因之一，它同时也对eeprom(electrically erasable programmable read-only memory)等存储元件的擦写操作有重要影响。当制作工艺逐渐进步，由于元件尺寸日益缩小，gidl电流引发的众多可靠性问题变得愈加严重。业界希望能够提供一种改善高压mos晶体管栅致漏电的方法。
技术实现思路
1、本专利技术提供一种半导体结构的制作方法，包含提供一高电压金属氧化物半导体，高电压金属氧化物半导体包含有一基底，基底上包含有一nmos区以及一pmos区，其中nmos区与pmos区内均各自包含有一氧化层，对pmos区进行一p型离子掺杂步骤，在p型离子掺杂步骤过程中减薄pmos区的氧化层，以及在p型离子掺杂步骤之后，对nmos区进行一n型离子掺杂步骤，在n型离子掺杂步骤中减薄nmos区的氧化层。
2、本专利技术提供一种针对高电压金属氧化物半导体(hvmos)的中电压区(mv区，例如为输入/输出区，又称i/o区)的改善制作工艺。其中在一些制作工艺中，先进行mv区中的nmos区的掺杂，再进行mv区中的pmos区的掺杂，然而由于nmos区与pmos区的原子量不同，导致在掺杂步骤时对于nmos区与pmos区的氧化层产生不同程度的减薄，并且使后续结构中，nmos区的氧化层会比pmos区内的氧化层更薄。本专利技术的特征在于，在高电压金属氧化物半导体(hvmos)，先进行mv区中的pmos区的掺杂，再进行mv区中的nmos区的掺杂。根据申请人的实验结果，如此可以利用清洗步骤的速率差异来弥补上述因掺杂的离子的原子量不同导致不同区域(nmos区与pmos区)的氧化层厚度差异问题，进而提高高电压金属氧化物半导体的品质。
本文档来自技高网...【技术保护点】
1.一种半导体结构的制作方法，包含:
2.如权利要求1所述的半导体结构的制作方法，其中该P型离子掺杂步骤所掺杂的离子包含有硼(Boron)离子。
3.如权利要求1所述的半导体结构的制作方法，其中该N型离子掺杂步骤所掺杂的离子包含有砷(Arsenic)离子。
4.如权利要求1所述的半导体结构的制作方法，其中该NMOS区内的该氧化层在该N型离子掺杂步骤中被降低的幅度，大于该PMOS区内的该氧化层在该P型离子掺杂步骤中被降低的幅度。
5.如权利要求1所述的半导体结构的制作方法，其中在该P型离子掺杂步骤至该N型离子掺杂步骤之间，还包含进行第一清洗步骤，以降低该PMOS区的该氧化层的厚度。
6.如权利要求5所述的半导体结构的制作方法，其中在该N型离子掺杂步骤之后，还包含进行第二清洗步骤，以同时降低该PMOS区与该NMOS区的该氧化层的厚度。
7.如权利要求6所述的半导体结构的制作方法，其中在该第二清洗步骤之后，还包含进行第三清洗步骤，以完全移除该NMOS区与该PMOS区内的该基底表面的该氧化层，并曝露出该氧化层底下的该
8.如权利要求7所述的半导体结构的制作方法，其中还包含形成金属硅化物层于该基底上。
9.如权利要求1所述的半导体结构的制作方法，其中该NMOS区与该PMOS区各自包含有至少一栅极结构。
10.如权利要求9所述的半导体结构的制作方法，其中该NMOS区与该PMOS区各自包含有多个间隙壁位于该栅极结构两旁。
11.如权利要求9所述的半导体结构的制作方法，其中还包含有底切(under-cut)凹槽位于该间隙壁下方。
12.如权利要求1所述的半导体结构的制作方法，其中该半导体结构包含有输入/输出(I/O)区域，且该NMOS区与该PMOS区均位于该输入/输出区域。
...【技术特征摘要】
1.一种半导体结构的制作方法，包含:
2.如权利要求1所述的半导体结构的制作方法，其中该p型离子掺杂步骤所掺杂的离子包含有硼(boron)离子。
3.如权利要求1所述的半导体结构的制作方法，其中该n型离子掺杂步骤所掺杂的离子包含有砷(arsenic)离子。
4.如权利要求1所述的半导体结构的制作方法，其中该nmos区内的该氧化层在该n型离子掺杂步骤中被降低的幅度，大于该pmos区内的该氧化层在该p型离子掺杂步骤中被降低的幅度。
5.如权利要求1所述的半导体结构的制作方法，其中在该p型离子掺杂步骤至该n型离子掺杂步骤之间，还包含进行第一清洗步骤，以降低该pmos区的该氧化层的厚度。
6.如权利要求5所述的半导体结构的制作方法，其中在该n型离子掺杂步骤之后，还包含进行第二清洗步骤，以同时降低该pmos区与该nmos区的该氧化层的厚度。
<...【专利技术属性】
技术研发人员：菊蕊，邵红旭，欧阳锦坚，谈文毅，
申请(专利权)人：联芯集成电路制造厦门有限公司，
类型：发明
国别省市：
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