本发明专利技术揭露一种电熔丝结构，其包含设于半导体基底表面的熔丝本体、电性连接熔丝本体的一端的阴极、以及电性连接熔丝本体的另一端的阳极。依据本发明专利技术的较佳实施例，至少部分的熔丝本体上设有压缩应力层（ｃｏｍｐｒｅｓｓｉｖｅ？ｓｔｒｅｓｓ？ｌａｙｅｒ）。
【技术实现步骤摘要】
本专利技术是关于一种电熔丝结构，尤指一种可提升熔断电熔丝的电压范围(blowing window)的电熔丝结构。
技术介绍
随着半导体工艺的微小化以及复杂度的提高，半导体元件也变得更容易受各式缺 陷或杂质所影响，而单一金属连线、二极管或晶体管等的失效往往即构成整个芯片的缺陷。 因此为了解决这个问题，现行技术便会在集成电路中形成一些可熔断的连接线(fusible links)，也就是熔丝(fuse)，以确保集成电路的可利用性。 —般而言，熔丝是连接集成电路中的冗余电路(redundancy circuit)， 一旦检测 发现部分电路具有缺陷时，这些连接线就可用于修复(r印airing)或取代这些有缺陷的电 路。另外，目前的熔丝设计更可以提供程式化(programmingelements)的功能，以使各种 客户可依不同的功能设计来程式化电路。而从操作方式来说，熔丝大致分为热熔丝和电熔 丝(eFuse)两种。所谓热熔丝，是藉由一激光切割(laser zip)的步骤来切断；至于电熔丝 则是利用电致迁移(electro-migration)的原理使熔丝出现断路，以达到修补的效果或程 式化的功能。此外，半导体元件中的电熔丝可为例如多晶硅电熔丝(poly efuse)、M0S电 容反熔丝(M0S capacitor anti-fuse)、扩散电熔丝(diffusion fuse)、接触插塞电熔丝 (contact efuse)、接触插塞反熔丝(contact anti-fuse)等等。 典型上，电熔丝的断开机制如图1所示，一电熔丝结构1的阴极与一熔断装置 (blowing device)2的晶体管的漏极电连接，于电熔丝结构1的阳极上施加一电压Vfs，于 晶体管的栅极施加一电压Vg，于晶体管的漏极施加一电压Vs，晶体管的源极接地。电流(I) 由电熔丝结构1的阳极流向电熔丝结构1的阴极，电子流(e—)由电熔丝结构1的阴极流向 电熔丝结构1的阳极。进行熔断时所使用的电流有一段较佳范围，电流太低时，所得的阻值 太低，会使电性迁移不完整，而电流太高时，会导致电熔丝热破裂。 一般，对于65nm工艺的 电熔丝结构的熔断电流为约13毫安培(mA)。其中，电熔丝的熔断位置依结构设计不同也会 不同，例如接触插塞熔丝的断开处则位于阴极上的接触插塞，而多晶硅电熔丝的断开处则 位于多晶硅层。 需注意的是，习知在熔断电熔丝结构时，通常会先设定一预定电压值，然后以此电 压值以上的范围来熔断电熔丝结构。但以上述习知的多晶硅电熔丝结构为例，在熔断电熔 丝时通常无法得到在预定电压值以上且不超出预定电压值太多的可完全熔断电熔丝结构 的电压值，使电熔丝结构所需的断开电压范围不佳(poor blowing window)。因此，如何改 良目前的电熔丝结构以制作出一种具有较佳断开电压范围的电熔丝结构即为现今一重要 课题。
技术实现思路
因此本专利技术的主要目的是提供一种电熔丝结构，以改善目前熔断电熔丝时断开电3压范围不佳的缺点。 本专利技术是揭露一种电熔丝结构，其包含一熔丝本体设于一半导体基底表面、一阴 极电性连接熔丝本体的一端、以及一阳极电性连接熔丝本体的另一端。依据本专利技术的较佳 实施例，至少部分的熔丝本体上设有一压縮应力层(compressive stress layer)。 本专利技术另一实施例是揭露一种电熔丝结构，包含一半导体基底，其上具有一晶体 管区以及一电熔丝区；一晶体管设于晶体管区的半导体基底上；一熔丝本体设于电熔丝区 的半导体基底上；一阴极与一阳极分别连接熔丝本体的两端；以及一压縮应力层覆盖晶体 管区的晶体管以及电熔丝区的熔丝本体、阴极与阳极上。 本专利技术主要在电熔丝结构的熔丝本体上设置一压縮应力层，并藉由此压縮应力 层的应力来提升熔断电熔丝的断开电压范围(blowing window)。依据本专利技术的较佳实 施例，电熔丝结构的熔丝本体与阴极、阳极均是制作于半导体基底表面，以构成一表面型 (surface type)电熔丝结构，且压縮应力层的压縮应力较佳介于_5GPa至0GPa，且可完全 覆盖电熔丝结构的熔丝本体及阳极阴极、仅覆盖在熔丝本体或仅覆盖在阳极与阴极上。附图说明 图1为习知一电熔丝装置的断开机制； 图2为本专利技术较佳实施例的一电熔丝结构的俯视图； 图3为图2中沿着切线BB'的截面示意图； 图4为本专利技术另一实施例的电熔丝结构的俯视图； 图5至图6为本专利技术整合一MOS晶体管与一电熔丝结构的工艺示意图。 主要元件符号说明1电熔丝结构2熔断装置10多晶硅电熔丝结构12阳极14阴极16熔丝本体18、20鸨插塞22多晶硅层24硅化金属层30半导体基底32多晶硅层34硅化金属层36熔丝本体38阳极40阴极42压縮应力层44接触洞46导电插塞47导电插塞48长轴49短轴50半导体基底52、54浅沟隔离结构56栅极电极58栅极介电层60电熔丝图案层62、64源极/漏极区域66侧壁子68硅化金属层70介电层72、74、76、78、80 接触插塞82、84金属内连线88接触洞蚀刻停止层 102 晶体管区 104 电熔丝区具体实施例方式请参照图2及图3，图2为本专利技术较佳实施例的一电熔丝结构的俯视图，图3则为 图2中沿着切线BB'的截面示意图。如图中所示，本专利技术主要先提供一半导体基底30，例 如一由碳硅氧氢化物(SiCOH)、二氧化硅(Si02)或氮化硅(Si3N4)所构成的硅基底。然后形 成由图案化的多晶硅层32与硅化金属层34所构成的熔丝本体(fuse element) 36及连接 熔丝本体36两端的阳极38与阴极40于半导体基底30上。其中，图案化的多晶硅层32可 由微影暨蚀刻工艺来达成，而图案化的硅化金属层则可利用自行对准金属硅化物工艺来完 成。例如，可全面覆盖一金属层(图未示)在多晶硅层32上，然后进行一热处理使金属层 与裸露的多晶硅层32反应并湿蚀刻去除未反应的金属层而形成硅化金属层34。在本实施 例中，熔丝本体36与阳极38、阴极40虽由多晶硅层与硅化金属层两者所构成，但不局限于 此，熔丝本体36与阳极38、阴极40的材料又可包括任何导电材料，例如多晶硅、金属、或二 者的组合，且可彼此相同或不同。 随后形成一压縮应力层42并覆盖在熔丝本体36及阳极38与阴极40上。依据本 专利技术的较佳实施例，压縮应力层42是由一具有压縮应力的介电材料所构成，包括氮化硅或 氧化硅，且压縮应力层42的压縮应力值是介于-5GPa至0GPa。压縮材料的应力系由调整形 成时的工艺条件如温度、压力、前驱物种类、流量...等而加以达成，或在形成压縮材料后 利用额外的退火处理或UV照射而加以达成。另需注意的是，本实施例是将压縮应力层42 同时覆盖在熔丝本体36与阳极38、阴极40上，但不局限于这个设计，本专利技术又可依照工艺 需求调整压縮应力层42所覆盖的区域，例如可将压縮应力层42仅覆盖在阳极38与阴极40 上，或仅覆盖在熔丝本体36上，此皆属本专利技术所涵盖的范围。又，在形成压縮应力层的前， 更可形成一层薄介电材料如氧化硅作为衬垫层。 然后可先覆盖一介电层(图未示)在压縮应力层42及半导体基底上30并进行一 微影暨蚀刻工艺，去除部分的介电层与压縮应力层42，以于介电层与压縮应力层42中形本文档来自技高网...
【技术保护点】
一种电熔丝结构，包含：熔丝本体，设于半导体基底表面之上，且至少部分该熔丝本体上覆盖有压缩应力层（ｃｏｍｐｒｅｓｓｉｖｅｓｔｒｅｓｓｌａｙｅｒ）；阴极，电性连接该熔丝本体的一端；以及阳极，电性连接该熔丝本体的另一端。
【技术特征摘要】
【专利技术属性】
技术研发人员：郭建利，林永昌，吴贵盛，林三富，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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