一种抑制采用斩波运放的带隙基准中纹波的电路制造技术

技术编号：42661974 阅读：8 留言：0更新日期：2024-09-10 12:19

本发明专利技术提供一种抑制采用斩波运放的带隙基准中纹波的电路，缓冲器用于放大斩波运放电压后输出预处理电压，时钟模块用于处理基准时钟信号并输出相位相反的第一时钟信号和第二时钟信号，与缓冲器和时钟模块电性连接的电压采样模块用于分别根据第一时钟信号和第二时钟信号对预处理电压进行采样并输出采样最大值电压和采样最小值电压，与电压采样模块电性连接的全差分比较器模块用于将采样最大值电压与采样最小值电压之间的差值与第一参考电压比较并输出第一控制信号，与全差分比较器模块电性连接的第一开关单元用于根据第一控制信号控制第一选择电容与滤波电容之间的并联与断开，以此实现了一种有效降低纹波对最终基准电压信号质量影响的技术方案。

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【技术实现步骤摘要】

本专利技术涉及带隙基准电路，尤其涉及一种抑制采用斩波运放的带隙基准中纹波的电路。

技术介绍

1、带隙基准电路(bandgap)用于为电路提供不随温度变化的基准电压，广泛地应用于集成电路，随着电子技术的发展，集成电路中对芯片的性能要求越来越高，而芯片性能又需要精密且稳定的基准电压作为支撑。例如，对于需要高精度基准电路的系统，会存在运放失调被环路放大导致性能下降的问题，虽然采用斩波运放可以解决这一问题，但会在运放输出引入额外的纹波，使得最终输出的基准电压信号质量下降。

2、因此，需要提供一种能够降低斩波运放带来的额外纹波对最终输出的基准电压信号质量带来的不良影响的技术方案。

技术实现思路

1、为解决上述技术问题，本专利技术提供了一种抑制采用斩波运放的带隙基准中纹波的电路。

2、本专利技术提供的一种抑制采用斩波运放的带隙基准中纹波的电路，包括缓冲器、时钟模块、电压采样模块、全差分比较器模块、第一开关单元、第一选择电容；

3、所述缓冲器的输入端用于接收斩波运放电压，其输出端与所述电压采样模块的第一输入端和第二输入端分别电性连接；

4、所述时钟模块的输入端用于接收基准时钟信号，其第一输出端与第二输出端分别与所述电压采样模块的第一控制端和第二控制端电性连接；

5、所述电压采样模块的第一输出端和第二输出端分别与所述全差分比较器模块的第一输入端和第二输入端电性连接；

6、所述全差分比较器模块的第一输出端与所述第一开关单元的控制

7、所述第一开关单元的电源端用于电性连接滤波电容的电压连接端，其输出端与所述第一选择电容的第一端电性连接，其接地端与所述第一选择电容的第二端电性连接并用于连接所述滤波电容的接地连接端；

8、其中，所述缓冲器用于放大所述斩波运放电压后输出预处理电压，所述时钟模块用于处理所述基准时钟信号并输出相位相反的第一时钟信号和第二时钟信号，所述电压采样模块用于分别根据所述第一时钟信号和所述第二时钟信号对所述预处理电压进行采样并输出采样最大值电压和采样最小值电压，所述全差分比较器模块用于将所述采样最大值电压与所述采样最小值电压之间的差值与所述第一参考电压比较并输出第一控制信号，所述第一开关单元用于根据所述第一控制信号控制所述第一选择电容与所述滤波电容之间的并联与断开。

9、在一种可能的实现方式中，所述缓冲器采用运算放大器；

10、所述运算放大器的同相输入端用于接收所述斩波运放电压，其反相输入端与其输出端电性连接。

11、在一种可能的实现方式中，所述时钟模块包括一级反相器和二级反相器；

12、所述一级反相器和所述二级反相器的输入端分别用于接收所述基准时钟信号；

13、所述一级反相器的输出端与所述电压采样模块的第一控制端电性连接；

14、所述二级反相器的输出端与所述电压采样模块的第二控制端电性连接。

15、在一种可能的实现方式中，所述一级反相器包括第一非门和第一d锁存器；

16、所述第一非门的输入端用于接收所述基准时钟信号，其输出端与所述第一d锁存器的时钟输入端电性连接；

17、所述第一d锁存器的数据输入端与其反相输出端电性连接，其正相输出端与所述电压采样模块的第一控制端电性连接；

18、所述二级反相器包括第二非门、第三非门、第二d锁存器；

19、所述第二非门的输入端用于接收所述基准时钟信号，其输出端与所述第三非门的输入端电性连接；

20、所述第三非门的输出端与所述第二d锁存器的时钟输入端电性连接；

21、所述第二d锁存器的数据输入端与其反相输出端电性连接，其正相输出端与所述电压采样模块的第二控制端电性连接。

22、在一种可能的实现方式中，所述电压采样模块包括第一分频器和第二分频器；

23、所述第一分频器的输入端和所述第二分频器的输入端分别与所述缓冲器的输出端电性连接；

24、所述第一分频器的控制端与所述时钟模块的第一输出端电性连接，其输出端与所述全差分比较器模块的第一输入端电性连接；

25、所述第二分频器的控制端与所述时钟模块的第二输出端电性连接，其输出端与所述全差分比较器模块的第二输入端电性连接。

26、在一种可能的实现方式中，所述第一分频器包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第一电解电容、第二电解电容、第四非门、第五非门；

27、所述第一pmos管的源极与所述第二pmos管的源极电性连接并连接至所述缓冲器的输出端，其漏极分别与所述第三pmos管的漏极、所述第一电解电容的正极电性连接，其栅极、所述第四pmos管的栅极、所述第四非门的输入端、所述第五非门的输入端分别与所述时钟模块的第一输出端电性连接；

28、所述第二pmos管的漏极分别与所述第四pmos管的漏极、所述第二电解电容的正极电性连接，其栅极与所述第四非门的输出端电性连接；

29、所述第三pmos管的源极与所述第四pmos管的源极电性连接并连接至所述全差分比较器模块的第一输入端，其栅极与所述第五非门的输出端电性连接；

30、所述第一电解电容的负极和所述第二电解电容的负极分别用于连接电源电压；

31、所述第二分频器包括第五pmos管、第六pmos管、第七pmos管、第八pmos管、第三电解电容、第四电解电容、第六非门、第七非门；

32、所述第五pmos管的源极与所述第六pmos管的源极电性连接并连接至所述缓冲器的输出端，其漏极分别与所述第七pmos管的漏极、所述第三电解电容的正极电性连接，其栅极、所述第八pmos管的栅极、所述第六非门的输入端、所述第七非门的输入端分别与所述时钟模块的第二输出端电性连接；

33、所述第六pmos管的漏极分别与所述第八pmos管的漏极、所述第四电解电容的正极电性连接，其栅极与所述第六非门的输出端电性连接；

34、所述第七pmos管的源极与所述第八pmos管的源极电性连接并连接至所述全差分比较器模块的第二输入端，其栅极与所述第七非门的输出端电性连接；

35、所述第三电解电容的负极和所述第四电解电容的负极分别用于连接电源电压。

36、在一种可能的实现方式中，所述全差分比较器模块包括第一全差分比较器；

37、所述第一全差分比较器的第一正极输入端与所述电压采样模块的第一输出端电性连接，其第一负极输入端与所述电压采样模块的第二输出端电性连接，其第二正极输入端和第二负极输入端电性连接并用于输入所述第一参考电压，其输出端与所述第一开关单元的控制端电性连接。

38、在一种可能的实现方式中，还包括第二开关单元和第二选择电容；

39、所述全差分比较器模块的第二输出端与所述第二开关单元的控制端电性连接，其第二参考电压端用于输入本文档来自技高网...

【技术保护点】

1.一种抑制采用斩波运放的带隙基准中纹波的电路，其特征在于，包括缓冲器、时钟模块、电压采样模块、全差分比较器模块、第一开关单元、第一选择电容；

2.根据权利要求1所述的电路，其特征在于，所述缓冲器采用运算放大器；

3.根据权利要求1所述的电路，其特征在于，所述时钟模块包括一级反相器和二级反相器；

4.根据权利要求3所述的电路，其特征在于，所述一级反相器包括第一非门和第一D锁存器；

5.根据权利要求1所述的电路，其特征在于，所述电压采样模块包括第一分频器和第二分频器；

6.根据权利要求5所述的电路，其特征在于，所述第一分频器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一电解电容、第二电解电容、第四非门、第五非门；

7.根据权利要求1所述的电路，其特征在于，所述全差分比较器模块包括第一全差分比较器；

8.根据权利要求1所述的电路，其特征在于，还包括第二开关单元和第二选择电容；

9.根据权利要求8所述的电路，其特征在于，还包括第三开关单元和第三选择电容；